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KR100486294B1 - 게이트 패턴을 갖는 반도체소자의 제조방법 - Google Patents

게이트 패턴을 갖는 반도체소자의 제조방법 Download PDF

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KR100486294B1
KR100486294B1 KR10-2002-0087238A KR20020087238A KR100486294B1 KR 100486294 B1 KR100486294 B1 KR 100486294B1 KR 20020087238 A KR20020087238 A KR 20020087238A KR 100486294 B1 KR100486294 B1 KR 100486294B1
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Abstract

게이트 절연층의 유효 두께의 증가없이 게이트 패턴시 발생된 데미지를 큐어링할 수 있는 게이트 패턴을 갖는 반도체소자의 제조방법이 개시된다. 본 발명의 제조방법은, 반도체기판상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층이 형성된 반도체기판상에 게이트 도전층을 증착하는 단계, 상기 게이트 도전층을 식각하여 게이트 패턴을 형성하는 단계, 상기 게이트 절연층이 노출되지 않도록 상기 게이트 패턴상에 버퍼층을 형성하는 단계 및 상기 게이트 패턴을 형성하기 위한 식각시 발생한 데미지를 큐어링하는 단계, 예를 들어 산소 어닐링 단계 또는 게이트 재산화 단계를 포함한다.

Description

게이트 패턴을 갖는 반도체소자의 제조방법{Method of fabricating semiconductor device having gate structure}
본 발명은 게이트 패턴을 갖는 반도체소자의 제조방법에 관한 것으로, 보다 상세하게는 반도체기판상에 게이트 패턴을 형성하기 위한 식각 공정시 발생되는 데미지를 큐어링(Curing)하기 위해 수행되는 게이트 재산화(reoxidation) 공정을 포함하는 게이트 패턴을 갖는 반도체소자의 제조방법에 관한 것이다.
반도체소자의 집적도가 높아짐에 따라 개별 반도체소자의 크기가 급격히 감소하고 있다. 특히, 고성능의 트랜지스터의 제작을 위하여 지속적인 게이트 길이와 게이트 절연층의 스케일 다운(scale down)이 이루어지고 있다. 기존의 실리콘옥사이드(SiO2) 계열의 게이트 절연층의 두께가 스케일 다운이 진행됨에 따라 게이트의 누설 전류가 급격히 증가하게 되었으며, 따라서 유전상수(dielectric constant; K)값이 커서 게이트 절연층의 물리적인 두께를 높힌 상태에서도 게이트 절연층의 커패시턴스 특성과 게이트의 리키지(leakage) 특성을 만족시킬 수 있는 고유전상수를 갖는 막질에 대한 연구가 활발히 이루어지고 있다. 그 중에서도 하프늄(Hf) 계열의 게이트 절연층에 대한 실용화에 대하여 많은 연구가 진행되고 있는 상태이다. 하지만, 하프늄 계열의 절연층에서는 게이트 재산화(gate reoxidation) 공정시 막질 내로의 산소 확산이 잘 일어나기 때문에 게이트 절연층의 가장자리에서 뿐만 아니라 게이트 절연층의 중앙부분에서도 산소 확산에 의한 산화가 발생하여 유효 게이트 절연층의 두께가 증가하여 트랜지스터의 성능이 열화되는 문제점이 있다.
도 1은 종래의 기술에 따른 게이트 재산화(reoxidation) 공정을 적용한 후 게이트 절연층의 두께 변화를 보여주는 단면도이다. 도 1을 참조하면, 예를 들어 실리콘으로 이루어진 반도체기판(10) 상에 예를 들어, 하프늄옥사이드(HfO2)로 이루어진 게이트 절연층(12) 및 폴리실리콘으로 이루어진 게이트 도전층(14)을 차례로 증착한 후, 통상의 포토리소그라피 공정에 의해 게이트 패턴을 형성한다.
게이트 패턴을 형성하기 위해 플라즈마를 이용한 건식 식각 방법이 일반적으로 사용되고 있으며, 건식 식각시 게이트 패턴의 측벽 및 노출된 반도체기판(10)에 식각 데미지가 발생되며, 이러한 식각 데미지를 큐어링(curing)하기 위해 게이트 재산화 공정을 수행하며, 그 결과 노출된 게이트 패턴 및 반도체기판(10)의 표면상에 제1 재산화물층(16)이 형성된다.
그러나, 게이트 재산화 공정시 게이트 도전층(14) 및 게이트 절연층(12)이 노출되어 있기 때문에 게이트 절연층(12)과 게이트 도전층(14)의 계면을 통하여 산소의 수평 확산이 발생하여 게이트 도전층(14)의 가장자리 부분으로부터 중앙 부분에 이르도록 산화가 일어난다. 따라서 도 1의 "A"에서 보여지는 바와 같이, 제1 재산화물층(16)이 게이트 패턴의 가장자리 부분으로부터 중앙 부분에 이르도록 버즈비크(bird's beak)의 모양으로 형성됨으로써, 게이트 도전층(14)과 반도체기판(10) 사이에 존재하는 실질적인 게이트 절연층의 유효 두께(즉, 게이트 절연층(12)의 두께 + 재산화된 제1 재산화물층(16)의 두께)가 증가하는 결과가 되어, 트랜지스터의 성능을 열화시키는 요인이 된다.
이러한 게이트 재산화 공정에 의한 유효 게이트 두께의 증가 정도는 게이트 절연층의 두께와 게이트 길이가 스케일 다운됨에 따라 상대적인 비율이 더 증가하여, 트랜지스터의 성능 열화가 더 크게 된다.
한편, 전술한 게이트 재산화 공정의 일 예가 미국 특허공보 제6,255,206호에 기재되어 있다.
본 발명의 목적은 상기의 과제를 해결하기 위하여 이루어진 것으로서, 게이트 절연층의 유효 두께의 증가없이 게이트 패턴시 발생된 데미지를 큐어링할 수 있는 게이트 패턴을 갖는 반도체소자의 제조방법을 제공하는 데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 게이트 패턴을 갖는 반도체소자의 제조방법은, 반도체기판상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층이 형성된 반도체기판상에 게이트 도전층을 증착하는 단계, 상기 게이트 도전층을 식각하여 게이트 패턴을 형성하는 단계, 상기 게이트 절연층이 노출되지 않도록 상기 게이트 패턴상에 버퍼층을 형성하는 단계 및 상기 게이트 패턴을 형성하기 위한 식각시 발생한 데미지를 큐어링하는 단계를 포함한다.
상기 데미지를 큐어링하는 단계는 상기 게이트 패턴이 형성된 반도체기판에 대하여 산소 어닐링(O2 annealing) 공정을 수행하거나 또는 상기 게이트 패턴이 형성된 반도체기판에 대하여 재산화(reoxidation) 공정을 수행하는 것일 수 있다.
상기 게이트 절연층은 예를 들어, 실리콘옥사이드(SiO2), 실리콘옥시나이트라이드(SiON), 실리콘나이트라이드(SiN), 금속산화물, 금속실리케이트로 이루어진 절연성 물질층들 중에서 적어도 한 층 또는 복층으로 형성할 수 있으며, 바람직하게는 상기 게이트 절연층은 유전상수(K)가 3.9 이상인 절연물질을 사용하여 형성할 수 있다.
상기 게이트 패턴은 폴리실리콘층으로 구성되거나 또는 폴리실리콘층을 포함한 도전층들로 구성될 수 있으며, 바람직하게는 상기 게이트 절연층 상에는 폴리실리콘층을 형성하며, 상기 게이트 패턴의 최상층은 절연성의 마스크층을 더 형성할 수도 있다.
한편, 상기 게이트 패턴을 형성하는 단계에서, 상기 게이트 패턴 주변의 상기 반도체기판의 표면이 노출되도록 상기 게이트 절연층을 모두 식각하거나, 상기 게이트 패턴 주변의 상기 반도체기판의 표면이 노출되지 않도록 상기 게이트 절연층의 적어도 일부를 잔류시킬 수도 있다.
상기 버퍼층은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중에서 적어도 하나의 단층으로 형성하거나 이들의 복층으로 형성할 수 있으며, 상기 버퍼층은 바람직하게는 산소의 확산을 방지할 수 있는 두께, 예를 들어 1 내지 2000 Å의 두께로 형성할 수 있다.
한편, 상기 버퍼층은 상기 게이트 패턴을 포함한 반도체기판의 전면상에 형성할 수 있으며, 상기 게이트 패턴의 측벽상에만 스페이서 형태로 형성할 수도 있다. 또한, 상기 버퍼층은 상기 게이트 패턴을 포함한 반도체기판의 전면상에 형성된 제1 버퍼층 및 상기 제1 버퍼층상에 형성된 제2 버퍼층일 수도 있다. 나아가, 상기 버퍼층은 상기 게이트 패턴을 포함한 반도체기판의 전면상에 형성된 제1 버퍼층 및 상기 제1 버퍼층상에서 상기 게이트 패턴의 측벽에 스페이서 형태로 형성된 제2 버퍼층일 수도 있다. 바람직하게는 상기 제1 버퍼층은 실리콘옥사이드층이며, 상기 제2 버퍼층은 실리콘나이트라이드층으로 구성할 수 있다.
상기 데미지를 큐어링하는 단계 이후에, 상기 게이트 패턴을 이온주입 마스크로 하여 상기 반도체기판내에 불순물 이온을 주입하는 단계를 더 포함하여 트랜지스터의 형성을 완료할 수 있다.
본 발명에 따르면, 게이트 절연층 및 게이트 도전층을 포함하는 게이트 패턴의 적어도 측벽에 산소의 확산을 방지할 수 있는 버퍼층을 형성한 후 산소 어닐링이나 게이트 재산화 공정등의 큐어링 공정을 수행하기 때문에 게이트 절연층과 게이트 도전층 계면에서의 산소 확산에 의한 산화가 방지되어 게이트 절연층의 유효 두께의 증가없이 게이트 패턴 식각시 발생된 데미지를 충분히 큐어링할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명한다. 그러나, 본 발명은 많은 상이한 형태로 구현될 수 있으며, 여기서 설명되는 실시예들에 한정되는 것으로 해석되서는 아니되며, 차라리 이러한 실시예들은 그 개시내용을 완벽히 하며 발명의 사상을 당업자에게 충분히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명료성을 위해 과장되어 있다. 동일한 참조번호는 전체적으로 동일한 요소를 지칭한다. 층, 영역 또는 기판과 같은 요소가 다른 요소 "상(on)"에 있는 것으로 언급될 때, 이것은 다른 요소 위에 직접 있거나 중간요소가 개입될 수도 있다. 반대로, 어떤 요소가 다른 요소 "직접 상(directly on)"에 있는 것으로 언급될 때, 그 곳에는 중간요소가 존재하지 않는 것을 의미한다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 게이트 패턴을 갖는 반도체소자의 제조방법을 나타내는 공정단면도들이다.
도 2를 참조하면, 실리콘 단결정으로 이루어진 반도체기판(20)상에 예를 들어, 하프늄옥사이드(HfO2)로 이루어진 게이트 절연층(22)을 증착하고, 계속하여 게이트 절연층(22)상에 예를 들어, 폴리실리콘으로 이루어진 게이트 도전층(24)을 증착한다. 이어서 게이트 패턴을 정의해주는 포토레지스트 패턴(도시안됨)을 형성한 후, 이를 식각마스크로 하여 건식 식각 공정을 통하여 게이트 패턴을 형성한다. 이때, 통상적으로 게이트 패턴의 측벽 및 반도체기판(20)의 표면이 플라즈마에 노출되기 때문에 식각 데미지가 발생하며, 이러한 데미지는 반도체소자의 리키지의 요인이 되기 때문에 반도체 소자의 신뢰성 향상을 위해 이러한 데미지는 큐어링되어야 한다.
한편, 본 실시예에서 상기 게이트 절연층(22)은 하프늄옥사이드를 사용하였지만, 본 발명은 이에 한정되지 않으며, 예를 들어 실리콘옥사이드(SiO2), 실리콘옥시나이트라이드(SiON), 실리콘나이트라이드(SiN), 금속산화물, 금속실리케이트 등을 사용할 수 있으며, 이러한 절연성 물질층들 중에서 적어도 하나의 물질을 사용하거나 복수의 물질을 선택하여 복층으로 형성할 수도 있다. 다른 측면에서 게이트 절연층(22)의 스케일 다운에 따라 고유전상수를 갖는 절연물질층이 연구되고 있으며, 이러한 요구에 부응하여 바람직하게는 상기 게이트 절연층은 유전상수(K)가 3.9 이상인 절연물질을 사용하여 형성할 수 있다.
한편, 본 실시예에서는 상기 게이트 도전층(24)은 폴리실리콘층만으로 형성하였으나, 폴리실리콘층을 포함한 여러가지 도전층들로 형성할 수도 있다. 바람직하게는 상기 게이트 절연층(22) 상에는 폴리실리콘층을 형성하며, 상기 게이트 도전층(24)상에는 절연성의 마스크층(도시안됨)을 추가적으로 더 형성할 수도 있다.
또한, 상기 게이트 패턴을 형성하는 단계에서, 본 실시예에서는 상기 게이트 패턴 주변의 상기 반도체기판(20)의 표면이 노출되도록 상기 게이트 절연층(22)을 모두 식각하였으나, 상기 게이트 패턴 주변의 상기 반도체기판(20)의 표면이 노출되지 않도록 상기 게이트 절연층(22)의 적어도 일부를 잔류시킬 수도 있다.
도 3을 참조하면, 게이트 패턴이 형성된 반도체기판(20)의 전면에 예를 들어 실리콘옥사이드(SiO2)로 된 제1 버퍼층(26)을 증착한다. 상기 제1 버퍼층(26)은 산소의 확산을 방지해줄 수 있는 두께, 예를 들어 1 내지 2000 Å의 두께로 형성할 수 있다.
본 실시예에서 상기 버퍼층(26)의 물질로서 실리콘옥사이드를 사용하였지만, 실리콘나이트라이드나 실리콘옥시나이트라이드도 사용될 수 있으며, 이들 버퍼층의 물질 중에서 하나를 선택하여 단층으로 형성하거나 둘 이상을 선택하여 복층으로 형성할 수 있다.
도 4를 참조하면, 제1 버퍼층(26)이 전면에 형성된 반도체기판(20)을 산소분위기하에서 열(50)을 공급하여 소정의 온도조건하에서 어닐링 공정을 수행한다. 이러한 산소 어닐링 공정은 게이트 패턴을 위한 식각시 게이트 패턴의 측벽 및 반도체기판(20)의 표면에서 발생된 데미지를 큐어링하기 위해 수행한다. 도 4에서 보여지는 바와 같이, 제1 버퍼층(26)이 게이트 절연층(22) 및 게이트 도전층(24)의 측벽을 막아주기 때문에 산소의 측면 확산이 방지되어 게이트 절연층(22)의 가장자리로부터 중앙을 향하는 게이트 버즈비크(bird's beak)이 방지된다. 따라서 게이트 절연층(22)의 전체 길이에 대하여 게이트 절연층(22)의 두께가 균일하게 되고, 유효 게이트 절연층의 두께 증가가 일어나지 않기 때문에 트랜지스터의 성능 열화가 방지된다.
계속하여, 도 5를 참조하면, 트랜지스터를 완성하기 위해 어닐링 공정이 수행된 상기 제1 버퍼층(26)이 전면에 증착된 반도체기판(20)에 불순물이온(60)을 주입하여 트랜지스터에서 소오스/드레인영역 등이 되는 불순물주입층(40a)을 형성한다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 게이트 패턴을 갖는 반도체소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6을 참조하면, 전술한 도 3에서 설명한 바와 같이, 게이트 패턴이 형성된 반도체기판(20)의 전면에 제1 버퍼층(26)을 형성하는 단계까지는 전술한 실시예에서와 동일한 공정들이 수행된다. 이어서 상기 제1 버퍼층(26)에 대하여 등방성 식각 공정을 수행하여 게이트 패턴의 측벽에만 제1 버퍼층 스페이서(26a)를 형성한다. 이때, 게이트 패턴 주변의 반도체기판(20)의 표면과 게이트 도전층(24)의 상부 표면은 노출된다.
도 7을 참조하면, 산화분위기하에서 수백 ℃ 범위에서 통상의 게이트 재산화 공정을 수행하면, 반도체기판(20)의 노출된 표면과 게이트 도전층(24)의 노출된 표면에는 제2 재산화물층(28)이 형성된다. 이때 제1 버퍼층 스페이서(26a)가 게이트 절연층(22) 및 게이트 도전층(24)의 측벽을 막아주기 때문에 산소의 측면 확산이 방지되어 게이트 절연층(22)의 가장자리로부터 중앙을 향하는 게이트 버즈비크(bird's beak)이 방지된다. 따라서 게이트 절연층(22)의 전체 길이에 대하여 게이트 절연층(22)의 두께가 균일하게 되고, 유효 게이트 절연층의 두께 증가가 일어나지 않기 때문에 트랜지스터의 성능 열화가 방지된다.
계속하여, 트랜지스터를 완성하기 위해 게이트 재산화 공정이 수행된 상기 반도체기판(20)에 불순물이온을 주입하여 트랜지스터에서 소오스/드레인영역 등이 되는 불순물주입층(40b)을 형성한다.
도 8은 본 발명의 또다른 실시예에 따른 게이트 패턴을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도이다. 도 8을 참조하면, 도 3에서 설명한 바와 같이 게이트 패턴이 형성된 반도체기판(20)상의 전면에 제1 버퍼층(26)을 형성하기 까지는 전술한 바와 동일한 공정들을 수행한다.
계속하여, 상기 제1 버퍼층(26)이 형성된 반도체기판(20)의 전면에 제2 버퍼층(30)을 증착한다. 제1 버퍼층(26)이 실리콘옥사이드층인 경우 상기 제2 버퍼층(30)은 실리콘나이트라이드층으로 형성할 수 있다. 이어서, 게이트 패턴 식각시 발생되었던 식각 데미지를 큐어링하기 위해 게이트 재산화공정을 수행하며, 이때 제1 버퍼층(26) 및 제2 버퍼층(30)에 의해 게이트 패턴의 측벽이 막혀있기 때문에 게이트 절연층(22)의 가장자리에서의 버즈비크의 발생이 방지된다. 이어서, 통상의 불순물이온을 주입하여 게이트 패턴에 자기정렬되는 불순물주입층(40c)을 형성한다.
도 9는 본 발명의 또다른 실시예에 따른 게이트 패턴을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도이다. 도 9를 참조하면, 도 8에서 설명한 바와 같이 게이트 패턴이 형성된 반도체기판(20)상의 전면에 제1 버퍼층(26) 및 제2 버퍼층(30)을 형성하기 까지는 전술한 바와 동일한 공정들을 수행한다.
계속하여, 상기 제2 버퍼층(30)을 등방성 식각하여 게이트 패턴의 측벽에만 제2 버퍼층 스페이서(30a)를 형성한다. 이어서, 게이트 패턴 식각시 발생되었던 식각 데미지를 큐어링하기 위해 게이트 재산화공정을 수행하며, 이때 제1 버퍼층(26) 및 제2 버퍼층 스페이서(30a)에 의해 게이트 패턴의 측벽이 막혀있기 때문에 게이트 절연층(22)의 가장자리에서의 버즈비크의 발생이 방지된다. 이어서, 통상의 불순물이온을 주입하여 게이트 패턴에 자기정렬되는 불순물주입층(40d)을 형성한다.
이상에서 본 발명의 실시예들에 대하여 상세히 설명하였지만, 본 발명의 기술범위는 상기 실시예들의 형태에 한정되는 것이 아니라 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당업자의 기술수준에 따라 여러 가지로 변경을 가하는 것이 가능하다.
본 발명에 의하면, 게이트 절연층 및 게이트 도전층을 포함하는 게이트 패턴의 적어도 측벽에 산소의 확산을 방지할 수 있는 버퍼층을 형성한 후 산소 어닐링이나 게이트 재산화 공정등의 큐어링 공정을 수행하기 때문에 게이트 절연층과 게이트 도전층 계면에서의 산소 확산에 의한 산화가 방지되어 게이트 절연층 가장자리에서의 버즈비크의 발생이 억제되어 게이트 절연층의 유효 두께의 증가없이 게이트 패턴 식각시 발생된 데미지를 충분히 큐어링할 수 있다.
도 1은 종래 기술에 따른 게이트 재산화(reoxidation) 공정을 적용한 후 게이트 절연층의 두께 변화를 보여주는 단면도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 게이트 패턴을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 게이트 패턴을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 8은 본 발명의 또다른 실시예에 따른 게이트 패턴을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 또다른 실시예에 따른 게이트 패턴을 갖는 반도체소자의 제조방법을 설명하기 위한 단면도이다.
※ 도면의 주요 부분에 대한 부호의 설명
10, 20 ; 반도체기판 12, 22 ; 게이트 절연층
14, 24 ; 게이트 도전층 16 ; 제1 재산화물층
26 ; 제1 버퍼층 26a ; 제1 버퍼층 스페이서
28 ; 제2 재산화물층 30 ; 제2 버퍼층
30a ; 제2 버퍼층 스페이서 40a, 40b, 40c, 40d ; 불순물주입층

Claims (17)

  1. 반도체기판상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층이 형성된 반도체기판상에 게이트 도전층을 증착하는 단계;
    상기 게이트 도전층을 식각하여 게이트 패턴을 형성하는 단계;
    상기 게이트 절연층이 노출되지 않도록 상기 게이트 패턴상에 버퍼층을 형성하는 단계;
    상기 게이트 패턴을 형성하기 위한 식각시 발생한 데미지를 큐어링하는 단계; 및
    상기 게이트 패턴을 이온주입 마스크로 하여 상기 반도체기판내에 불순물 이온을 주입하여 소오스/드레인영역을 형성하는 단계를 포함하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  2. 제 1 항에 있어서, 상기 데미지를 큐어링하는 단계는 상기 게이트 패턴이 형성된 반도체기판에 대하여 산소 어닐링(O2 annealing) 공정을 수행하는 것임을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  3. 제 1 항에 있어서, 상기 데미지를 큐어링하는 단계는 상기 게이트 패턴이 형성된 반도체기판에 대하여 재산화(reoxidation) 공정을 수행하는 것임을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  4. 제 1 항에 있어서, 상기 게이트 절연층은 실리콘옥사이드(SiO2), 실리콘옥시나이트라이드(SiON), 실리콘나이트라이드(SiN), 금속산화물, 금속실리케이트로 이루어진 절연성 물질층들 중에서 적어도 한 층이상 포함되는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 게이트 패턴은 폴리실리콘층을 포함하는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  7. 제 1 항에 있어서, 상기 게이트 패턴의 최상층은 절연성의 마스크층임을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  8. 제 1 항에 있어서, 상기 게이트 패턴을 형성하는 단계에서, 상기 게이트 패턴 주변의 상기 반도체기판의 표면이 노출되도록 상기 게이트 절연층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  9. 제 1 항에 있어서, 상기 게이트 패턴을 형성하는 단계에서, 상기 게이트 패턴 주변의 상기 반도체기판의 표면이 노출되지 않도록 상기 게이트 절연층의 적어도 일부를 잔류시키는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  10. 제 1 항에 있어서, 상기 버퍼층은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 중에서 적어도 하나 이상을 사용하여 형성하는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  11. 제 1 항에 있어서, 상기 버퍼층은 1 내지 2000 Å의 두께로 형성하는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  12. 제 1 항에 있어서, 상기 버퍼층은 상기 게이트 패턴을 포함한 반도체기판의 전면상에 형성하는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  13. 제 1 항에 있어서, 상기 버퍼층은 상기 게이트 패턴의 측벽상에만 스페이서 형태로 형성하는 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  14. 제 1 항에 있어서, 상기 버퍼층은 상기 게이트 패턴을 포함한 반도체기판의 전면상에 형성된 제1 버퍼층 및 상기 제1 버퍼층상에 형성된 제2 버퍼층인 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  15. 제 1 항에 있어서, 상기 버퍼층은 상기 게이트 패턴을 포함한 반도체기판의 전면상에 형성된 제1 버퍼층 및 상기 제1 버퍼층상에서 상기 게이트 패턴의 측벽에 스페이서 형태로 형성된 제2 버퍼층인 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  16. 제 13 항 또는 제 14 항에 있어서, 상기 제1 버퍼층은 실리콘옥사이드층이며, 상기 제2 버퍼층은 실리콘나이트라이드층인 것을 특징으로 하는 게이트 패턴을 갖는 반도체소자의 제조방법.
  17. 삭제
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Publication number Priority date Publication date Assignee Title
JP3684849B2 (ja) * 1997-06-17 2005-08-17 セイコーエプソン株式会社 Ｍｉｓ型電界効果トランジスタを含む半導体装置及びその製造方法
US5994747A (en) * 1998-02-13 1999-11-30 Texas Instruments-Acer Incorporated MOSFETs with recessed self-aligned silicide gradual S/D junction
KR100268409B1 (ko) * 1998-05-20 2000-10-16 윤종용 반도체 장치의 제조 방법
KR100291512B1 (ko) * 1998-11-26 2001-11-05 박종섭 반도체 소자의 게이트 전극 형성방법
JP2002164447A (ja) * 2000-11-28 2002-06-07 Sharp Corp 不揮発性半導体メモリの製造方法
JP4895430B2 (ja) * 2001-03-22 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US6509612B2 (en) * 2001-05-04 2003-01-21 International Business Machines Corporation High dielectric constant materials as gate dielectrics (insulators)

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