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KR100485486B1 - 플래시 메모리 셀의 구조 및 그 제조 방법 - Google Patents

플래시 메모리 셀의 구조 및 그 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 셀의 구조 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판에 일정 간격으로 배치된 소자 분리막을 형성하는 단계와, 반도체 기판 상부에 플래시 메모리의 플로팅 게이트를 소자 분리막에 대해 교차되도록 형성하는 단계와, 소자 분리막을 패터닝하여 플로팅 게이트 사이의 기판 영역을 노출시키는 단계와, 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하는 매몰된 불순물 확산층을 형성하고 매몰된 불순물 확산층 표면에 실리사이드를 형성하는 단계와, 플로팅 게이트 상측면에 게이트간 절연막을 형성하는 단계와, 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 형성하는 단계를 포함한다. 따라서 본 발명은 가상 접지용 플래시 메모리 셀의 매몰된 불순물 확산층에 실리사이드를 형성함으로써 표면 저항을 낮춰 셀 어레이 내부에 콘택 전극이 없는 셀 구조의 전기적 특성을 향상시킬 수 있다.

Description

플래시 메모리 셀의 구조 및 그 제조 방법{FLASH MEMORY CELL STRUCTURE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 비휘발성 메모리인 플래시 메모리 셀의 구조 및 그 제조 방법에 관한 것으로서, 특히 셀 어레이의 면적을 줄일 수 있는 플래시 메모리 셀의 구조 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
한편 EEPROM형 플래시 메모리장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX 셀과 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate)형 셀을 들 수 있다. 상기 ETOX 셀 구조는 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동 전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스플리트 게이트형 셀 구조는 선택 트랜지스터와 셀 트랜지스터 2개를 하나의 컨트롤 게이트를 이용하여 컨트롤 게이트의 일부가 플로팅 게이트와 오버랩(overlap)되고 컨트롤 게이트의 다른 부분이 기판 표면에 수평으로 배치된 구조이다.
그런데, ETOX 셀 구조는 비트라인(bit line)을 따라서 드레인 콘택(drain contact)을 형성해야하기 때문에 유효 셀 크기가 매우 커지는 단점이 있으며 디바이스 측면에서는 과잉 소거에 의한 셀의 오동작 가능성을 제어해야 하고 프로그래밍시 간섭(disturbance) 현상을 조절해야 하는 문제점이 있다.
또한 스플리트 게이트형 셀 구조는 셀당 추가적인 선택 트랜지스터의 추가로 인하여 단위 셀 크기가 커지고 선택 트랜지스터와 셀 트랜지스터의 각 채널을 각각의 게이트와 셀프 얼라인(self-align)시켜야 하기 때문에 이러한 공정 능력을 감안한 마진 확보로 인한 셀 크기가 증가된다.
이러한 플래시 메모리 셀 구조의 문제를 보상하기 위하여 가상 접지(virtual ground) 구조를 채택한 스플리트 게이트 셀 구조가 제안되었다. 일반적으로 플래시 메모리 셀 어레이의 워드 라인과 비트 라인은 서로 교차(cross)되어야 하는데, 워드 라인에 의해서 비트 라인을 형성하는 공정으로는 워드 라인과 비트 라인이 같은 방향으로 배치된다. 이러한 교차 방향을 만들기 위해서는 게이트 제조 공정이전에 불순물 확산층을 반도체 기판내에 매몰(burried)시키고 이를 컨택전극으로 연결하지 않고(contactless) 가상 접지된 비트 라인 또는 소오스 라인으로 사용하였다.
도 1은 종래 기술에 의한 플래시 메모리 셀의 레이아웃도이고, 도 2는 도 1의 A-A' 선에 의해 절단된 셀의 수직 단면도이다.
이들 도면을 참조하면, 종래 가상 접지 어레이 구조의 플래시 메모리 셀은 다음과 같은 구조로 이루어진다. 반도체 기판(10)의 표면에 일정 간격으로 소자 분리막(12)이 배치되어 있고 그 하부에 매립된 불순물 확산층(18)이 형성되어 가상 접지 어레이를 이루는 비트 라인 또는 소오스 라인으로 사용된다. 매립된 불순물 확산층(18) 사이의 채널 영역 상에 터널 산화막(14) 및 플로팅 게이트(16)가 적층되어 있으며 플로팅 게이트(16) 및 기판 표면을 덮으며 게이트간 절연막(20)이 형성되어 있으며 그 위에 워드 라인에 접하는 컨트롤 게이트(22)가 형성되어 있다. 설명에 미도시된 도면 부호 24는 선택 트랜지스터의 게이트 부분이다.
그러므로 메모리 셀의 디자인 룰에 따라 워드 라인의 컨트롤 게이트(22)와 비트 라인/소오스 라인으로 사용되는 매몰된 불순물 확산층(18)은 교차 배치되게 된다.
이와 같이 종래 기술에 의한 가상 접지 어레이 구조의 플래시 메모리 셀은 매몰된 불순물 확산층을 형성한 후에 플로팅 게이트 및 컨트롤 게이트를 형성하기 때문에 실리사이드 형성이 불가능하여 높은 표면 저항으로 인해 칩 내의 셀 균일도가 떨어지는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플래시 메모리 ETOX 셀의 매몰된 불순물 확산층에 실리사이드를 형성하여 표면 저항이 낮은 가상 접지 구조의 셀 어레이를 제조할 수 있는 플래시 메모리 셀의 구조 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판내에 매몰된 불순물 확산층을 비트 라인 또는 소오스 라인으로 사용하는 플래시 메모리의 ETOX 셀에 있어서, 반도체 기판에 일정 간격으로 배치되며 플래시 메모리의 플로팅 게이트 사이의 영역을 노출시킨 소자 분리막과, 반도체 기판 상부에 소자 분리막에 대해 교차되도록 배치된 플로팅 게이트와, 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하도록 형성된 매몰된 불순물 확산층과, 매몰된 불순물 확산층 표면에 형성된 실리사이드와, 플로팅 게이트 상측면에 형성된 게이트간 절연막과, 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판내에 매몰된 불순물 확산층을 비트 라인 또는 소오스 라인으로 사용하는 플래시 메모리의 ETOX 셀 제조 방법에 있어서, 반도체 기판에 일정 간격으로 배치된 소자 분리막을 형성하는 단계와, 반도체 기판 상부에 플래시 메모리의 플로팅 게이트를 소자 분리막에 대해 교차되도록 형성하는 단계와, 소자 분리막을 패터닝하여 플로팅 게이트 사이의 기판 영역을 노출시키는 단계와, 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하는 매몰된 불순물 확산층을 형성하고 매몰된 불순물 확산층 표면에 실리사이드를 형성하는 단계와, 플로팅 게이트 상측면에 게이트간 절연막을 형성하는 단계와, 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3a 내지 도 3l은 본 발명에 따른 플래시 메모리 셀의 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면 본 발명의 가상 접지 구조의 플래시 메모리 셀 제조 방법은 다음과 같다. 단 도 3a, 도 3c, 도 3e, 도 3g, 도 3i, 도 3k는 셀의 수직 단면도를 나타낸 것이며 도 3b, 도 3d, 도 3f, 3h, 도 3j, 도 3l은 셀의 평면도를 나타낸 것이다.
우선 도 3a 및 도 3b에 도시된 바와 같이, 반도체 기판으로서 P- 실리콘 기판(100)에 소자 분리 공정을 실시하여 일정 간격으로 배치된 소자 분리막(102)을 형성한다. 이때 소자 분리 공정은 이후 실리사이드 제조를 위하여 CVD(Chemical Vapor Deposition) 산화막으로 소자 분리막(102)을 형성한다. 종래와 같이 LOCOS(LCOal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)와 같은 소자 분리 공정의 경우 실리콘 기판의 손실을 가져오기 때문에 CVD 산화막을 증착하는 것이 바람직하다.
그리고 도 3c 및 도 3d에 도시된 바와 같이, P- 기판(100) 상부에 터널 산화막(104) 및 플로팅 게이트용 도전막(106), 예를 들어 도프트 폴리실리콘 또는 금속을 증착한 후에 플로팅 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 적층된 도전막 및 터널 산화막(104)을 셀간 소자 분리막(102)에 대해 교차되도록 패터닝한다. 패터닝된 도전막은 플로팅 게이트(106)로 사용된다.
그 다음 도 3e 및 도 3f에 도시된 바와 같이, 상기 결과물에 절연막으로서 질화막을 증착하고 이를 건식 식각하여 플로팅 게이트(106) 상부면에 캡 보호막(hard mask)(108)을 형성하고 플로팅 게이트(106) 측면에 스페이서(spacer)(110)를 형성한다. 여기서 캡 보호막(108) 및 스페이서(110)는 이후 실리사이드 공정에서 플로팅 게이트(106)의 상측면에 실리사이드 반응이 일어나지 않도록 하는 역할을 한다.
이때 식각시 플로팅 게이트(106) 사이의 소자 분리막(102)까지 식각(102a)하여 플로팅 게이트(106) 사이의 기판 영역을 노출시킨다. 그 이유는 플로팅 게이트(106)와 같은 방향의 기판 내에 가상 접지용 비트 라인 또는 소오스 라인으로 사용되는 매몰된 불순물 확산층을 형성하기 위함이다.
계속해서 도 3g 및 도 3h에 도시된 바와 같이, 셀의 소오스/드레인 불순물 이온 주입 공정, 예를 들어 N+ 불순물을 이온 주입하여 플로팅 게이트(106) 사이의 기판 내에 매몰된 불순물 확산층(112)을 형성한다. 그리고 결과물 전면에 실리사이드(silicide) 금속을 증착하고 이를 어닐링하여 매몰된 불순물 확산층(112) 표면에 실리사이드(114)를 형성한다. 이후 실리사이드화되지 않은 금속은 제거된다.
이어서 도 3i 및 도 3j에 도시된 바와 같이, 실리사이드 공정시 플로팅 게이트(106) 상측면을 보호하기 위해 형성된 캡 보호막(108) 및 스페이서(110)를 제거한다. 이때 식각 공정은 전면 식각(etch back) 또는 CMP(Chemical Mechanical P)로 진행한다.
그리고 실리사이드(114)가 형성된 플로팅 게이트(106) 사이에 실리사이드(114)를 보호하기 위하여 절연막(116)을 추가 형성한다.
그리고나서 도 3k 및 도 3l에 도시된 바와 같이, 플로팅 게이트(106) 상측면에 게이트간 절연막(118)을 형성하고 게이트간 절연막(118) 상부에 플로팅 게이트(106)에 교차되게 일정 간격으로 배치된 컨트롤 게이트(120)를 형성한다.
상기와 같이 제조된 본 발명에 따른 플래시 메모리 셀은 셀 단위로 플로팅 게이트(106)와 컨트롤 게이트(120)가 단순 적층된 ETOX 셀 구조를 취하며 이러한 ETOX 셀에 매몰된 불순물 확산층(112)으로 구비하기 때문에 셀 어레이 내부에 매몰된 불순물 확산층(112)과 수직으로 연결되는 콘택 전극이 형성되지 않는 어레이(contactless array) 구조를 갖는다. 또한 본 발명의 플래시 메모리 셀은 매몰된 불순물 확산층(112)이 2개의 셀에서 드레인 또는 소오스 역할을 하기 때문에 가상 접지 어레이 구조를 갖는다.
이와 같이 구성된 본 발명의 플래시 메모리 셀은 컨트롤 게이트(120)에 연결된 워드 라인과 매몰된 불순물 확산층(112)으로 사용되는 비트 라인이 서로 교차 배치되는 어레이 구조에 있어서, 매몰된 불순물 확산층(112) 표면에 실리사이드(114)를 형성함으로써 매몰된 불순물 확산층(112) 표면의 저항을 실리사이드(114)로 낮추어 셀 어레이 내부에 콘택 전극이 없으며 가상 접지 구조를 갖는 플래시 메모리 셀의 전기적 특성을 향상시킨다.
또한 본 발명은 ETOX 셀 구조에서 서로 이격된 두 개의 플로팅 게이트 사이에 공통으로 사용되는 매몰된 불순물 확산층(112)이 형성되기 때문에 셀 어레이의 면적을 줄일 수 있다.
이상 설명한 바와 같이, 본 발명은 가상 접지용 플래시 메모리 셀의 매몰된 불순물 확산층에 실리사이드를 형성함으로써 표면 저항을 낮춰 셀 어레이 내부에 콘택 전극이 없는 셀 구조의 전기적 특성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 종래 기술에 의한 플래시 메모리 셀의 레이아웃도,
도 2는 도 1의 A-A' 선에 의해 절단된 셀의 수직 단면도,
도 3a 내지 도 3l은 본 발명에 따른 플래시 메모리 셀의 제조 공정을 순차적으로 나타낸 공정 순서도.

Claims (11)

  1. 반도체 기판내에 매몰된 불순물 확산층을 비트 라인 또는 소오스 라인으로 사용하는 플래시 메모리의 ETOX 셀에 있어서,
    상기 반도체 기판 상부에 일정 간격으로 배치되며 상기 플래시 메모리의 플로팅 게이트 사이의 영역을 노출시킨 소자 분리막;
    상기 반도체 기판 상부에 상기 소자 분리막에 대해 교차되도록 배치된 상기 플로팅 게이트;
    상기 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하도록 형성된 매몰된 불순물 확산층;
    상기 매몰된 불순물 확산층 표면에 형성된 실리사이드;
    상기 플로팅 게이트 상측면에 형성된 게이트간 절연막; 및
    상기 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 구비하는 것을 특징으로 하는 플래시 메모리 셀의 구조.
  2. 제 1항에 있어서, 상기 소자 분리막은 CVD로 절연막을 증착하고 이를 패터닝하여 형성된 것을 특징으로 하는 플래시 메모리 셀의 구조.
  3. 제 1항에 있어서, 상기 실리사이드가 형성된 상기 플로팅 게이트 사이에 절연막이 추가 형성된 것을 특징으로 하는 플래시 메모리 셀의 구조.
  4. 삭제
  5. 반도체 기판내에 매몰된 불순물 확산층을 비트 라인 또는 소오스 라인으로 사용하는 플래시 메모리의 ETOX 셀 제조 방법에 있어서,
    상기 반도체 기판에 일정 간격으로 배치된 소자 분리막을 형성하는 단계;
    상기 반도체 기판 상부에 상기 플래시 메모리의 플로팅 게이트를 상기 소자 분리막에 대해 교차되도록 형성하는 단계;
    상기 소자 분리막을 패터닝하여 상기 플로팅 게이트 사이의 기판 영역을 노출시키는 단계;
    상기 플로팅 게이트 사이의 기판 내에 2개의 셀이 서로 공유하는 매몰된 불순물 확산층을 형성하고 상기 매몰된 불순물 확산층 표면에 실리사이드를 형성하는 단계;
    상기 플로팅 게이트 상측면에 게이트간 절연막을 형성하는 단계; 및
    상기 플로팅 게이트에 교차되게 일정 간격으로 배치된 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
  6. 제 5항에 있어서, 상기 소자 분리막은 CVD로 절연막을 증착하고 이를 패터닝하여 형성된 것을 특징으로 하는 플래시 메모리 셀의 구조.
  7. 제 5항에 있어서, 상기 플로팅 게이트 상부에 캡 보호막을 형성하고 상기 플로팅 게이트 측면에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
  8. 제 5항 또는 제 7항에 있어서, 상기 실리사이드가 형성된 후에 상기 캡 보호막 및 상기 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
  9. 제 8항에 있어서, 상기 캡 보호막 및 상기 스페이서를 제거하는 단계는, 전면 식각 공정 또는 CMP로 진행하는 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
  10. 제 5항에 있어서, 상기 실리사이드가 형성된 상기 플로팅 게이트 사이에 절연막을 추가 형성하는 단계를 더 포함한 것을 특징으로 하는 플래시 메모리 셀의 제조 방법.
  11. 삭제
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