KR100474510B1

KR100474510B1 - 플래시 메모리 소자의 테스트 회로

Info

Publication number: KR100474510B1
Application number: KR10-2002-0024984A
Authority: KR
Inventors: 김덕주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-05-07
Filing date: 2002-05-07
Publication date: 2005-03-08
Anticipated expiration: 2022-05-07
Also published as: KR20030086800A

Abstract

본 발명은 플래시 메모리 소자의 테스트 회로에 관한 것으로, 플래시 메모리 소자의 테스트시 메모리 셀 어레이의 각 섹터의 이븐 워드라인과 오드 워드라인으로 분리하여 한번의 프로그램으로 한 섹터의 1/2(즉, 이븐 워드라인 또는 오드 워드라인)을 프로그램 함으로써 프로그램 시간을 감소시켜 반도체 메모리 소자의 테스트 비용을 절감할 수 있는 플래시 메모리 소자의 테스트 회로를 개시한다.

Description

플래시 메모리 소자의 테스트 회로{Test circuit of flash memory device}

본 발명은 플래시 메모리 소자의 테스트 회로에 관한 것으로, 특히 체크보드패턴(Check Board Pattern) 구조로 배열된 메모리 셀 어레이 구조를 가지는 플래시 메모리 소자의 테스트 회로에 관한 것이다.

일반적으로, 플래시 메모리 소자와 같은 반도체 메모리 소자들은 메모리의 단위인 하나의 데이터 비트(Data Bit)를 저장하는 메모리 셀의 성능에 크게 의존한다. 이에 따라, 반도체 메모리 소자가 제조될 때 메모리 셀의 동작 성능을 테스트(Test)하고, 테스트 평가결과를 이용하여 소자 구조, 제조 공정 또는 회로 설계에 피드백(Feedback)하는 테스트 제조를 반복함으로써 상업적 제품에 요구되는 성능을 개선하고 있다.

그 일례로, 도 1에 도시된 바와 같이 일반적인 플래시 메모리 소자의 테스트 회로는 메모리 셀 어레이(미도시)의 각 워드라인(Word Line)(WLn)(여기서, n은 자연수)을 구동시키기 위하여 X 어드레스 버퍼(X Address Buffer)(110), X 프리 디코더(X Pre-Decoder)(120) 및 X 디코더(X Decoder)(130)를 포함한다. 상기 X 어드레스 버퍼(110)는 메모리 셀 어레이의 각 워드라인(WLn)을 선택하기 위한 어드레스 신호(A<n>)를 입력받아 임시로 저장한다. 상기 X 프리 디코더(120)는 X 어드레스 버퍼(110)로부터 출력되는 어드레스 신호(A<n>)(여기서, n은 자연수)를 프리 디코딩하여 X 디코더(130)로 출력한다. 상기 X 디코더(130)는 X 프리 디코더(120)로부터 출력되는 출력신호를 디코딩하여 메모리 셀 어레이의 워드라인(A<n>)중 선택된 워드라인을 구동시킨다.

구체적으로, 이러한 플래시 메모리 소자의 테스트 회로는 X 어드레스 버퍼(110)로 입력되는 어드레스 신호(A<n>)에 따라 메모리 셀 어레이의 테스트 동작을 순차적으로 수행한다. 그러나, 이러한 테스트 회로는 체크보드패턴 구조로 배열되는 메모리 셀 어레이를 테스트하기 위해서 각 워드라인을 순차적으로 구동시켜 프로그램 동작을 수행해야 함에 따라 프로그램 시간(Program Time)이 메모리 셀의 집적도에 따라 계속적으로 증가하게 된다. 예컨대, 도 1에 도시된 테스트 회로를 이용한 메모리 셀 어레이의 테스트 방법에서는 바이트(Byte) 또는 워드(Word) 단위로 데이터 프로그램을 수행하는데, 이 때문에 한 섹터(예컨대, 64바이트)를 프로그램할 경우 많은 프로그램 시간이 소요된다. 이와 같이, 플래시 메모리 소자를 테스트하는데 있어서 많은 시간이 소요됨에 따라 그 만큼 테스트 비용이 증가하는 원인이 된다.

본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 플래시 메모리 소자의 테스트시 프로그램 시간을 감소시켜 반도체 메모리 소자의 테스트 비용을 절감할 수 있는 플래시 메모리 소자의 테스트 회로를 제공하는데 그 목적이 있다.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 메모리 셀 어레이의 워드라인을 선택하기 위한 어드레스 신호를 입력받아 저장하는 X 어드레스 버퍼와, 상기 어드레스 신호와, 제1 및 제2 선택신호를 입력받고, 노말 모드시에는 상기 어드레스 신호에 따라 순차적으로 워드라인 별로 상기 워드라인을 선택하여 프로그램을 수행하고, 테스트 모드시에는 그룹신호에 따라 상기 메모리 셀 어레이를 섹터 단위로 분리하고, 상기 섹터 단위 내에서 상기 어드레스 신호와, 상기 제1 및 제2 선택신호에 따라 상기 워드라인 중 이븐 또는 오드 번째 워드라인을 선택하여 프로그램을 수행하거나, 상기 섹터 내에 포함된 워드라인을 모두 선택하여 프로그램을 수행하도록 상기 어드레스 신호와, 상기 제1 및 제2 선택신호를 프리 디코딩하여 출력하는 X 프리 디코더와, 상기 X 프리 디코더로부터 출력되는 프리 디코딩 신호에 따라 워드라인 별로, 이븐 번째 워드라인 별로, 오드 번째 워드라인 별로 또는 섹터 단위로 상기 워드라인을 선택하여 프로그램을 수행하는 X 디코더를 포함하는 플래시 메모리 소자의 테스트 회로가 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 테스트 회로를 설명하기 위한 블록도이다.

도 2를 참조하면, 본 발명의 플래시 메모리 소자의 테스트 회로는 메모리 셀 어레이(미도시)의 각 워드라인(WLn)을 선택하기 위한 어드레스 신호(A<n>)를 입력받아 임시로 저장하는 X 어드레스 버퍼(210)와, X 어드레스 버퍼(210)로부터 출력되는 어드레스 신호(A<n>) 및 테스트 워드라인 선택신호들(TALLWL, THALFWL)을 프리 디코딩하여 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL 및 XPRECR)(도 3a 내지 도 3c 참조)을 출력하는 X 프리 디코더(220)와, X 프리 디코더(220)로부터 출력되는 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL 및 XPRECR)을 디코딩하여 메모리 셀 어레이의 워드라인(WLn)중 선택된 워드라인을 구동시키는 X 디코더(230)를 포함한다.

이중에서, 상기 X 프리 디코더(220)는 X 어드레스 버퍼(210)로부터 출력되는 어드레스 신호(A<n>)와 외부로부터 테스트 워드라인 선택신호들(TALLWL, THALFWL)을 입력받고, 이 신호들(ADDRESS, TALLWL 및 THALFWL)에 따라 섹터 단위(도 4 참조)로 메모리 셀 어레이의 테스트를 수행하거나, 섹터 단위에 포함된 워드라인(WLn)중 이븐 워드라인(Even Word Line)(WL0, WL2, WL4,..., WLn-2, WLn) 또는 오드 워드라인(Odd Word Line)(WL1, WL3, WL5,..., WLn-3, WLn-1) 단위로 메모리 셀 어레이의 테스트를 수행하도록 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL 및 XPRECR)을 출력한다.

상기에서, 테스트 워드라인 선택신호(TALLWL)는 메모리 셀 어레이를 섹터 단위로 테스트를 수행하기 위해 X 프리 디코더(220)로 입력되는 신호(이하, '제1 선택신호'라 함)이고, 상기 테스트 워드라인 선택신호(THALFWL)는 섹터 단위에 포함된 워드라인을 이븐 워드라인 또는 오드 워드라인으로 분리하여 각각 테스트를 수행하기 위해 X 프리 디코더(220)로 입력되는 신호(이하, '제2 선택신호'라 함)이다. 상기 프리디코딩신호들(XPREAL, XPREBL 및 XPRECL)은 섹터 단위에 포함된 워드라인중 이븐 워드라인을 선택하기 위한 신호이고, 상기 프리디코딩신호들(XPREAR, XPREBR 및 XPRECR)은 섹터 단위에 포함된 워드라인중 오드 워드라인을 선택하기 위한 신호이다.

상기에서 설명한 내용을 토대로 도 3a 내지 도 3c를 참조하여 X 프리 디코더(220)의 구성과 그 구성에 따른 동작 특성을 설명하기로 한다. 이하에서는, 일례로 도 4에 도시된 바와 같이 이븐 워드라인(WL0, WL2, WL4,..., WLn-2, WLn) 및 오드 워드라인(WL1, WL3, WL5,..., WLn-3, WLn-1)과, 비트라인(BL0 내지 BLn)을 포함하는 '512 ×1024' 크기를 가지는 섹터를 예로 들기로 한다. 또한, '512 ×1024'의 섹터를 구동시키기 위하여 8비트, 예컨대 A<7> 에서 A<14>(이하, 'A<7:14>'로 표시함)의 어드레스 신호를 사용한다.

도 3a 내지 도 3c를 참조하면, X 프리 디코더(220)(도 2 참조)는 어드레스 신호(A<7:9>), 테스트 모드신호(TNWL), 그룹신호(GROUP) 및 제1 선택신호(TALLWL)를 입력받아 논리조합하는 제1 논리조합부(221a)와, 어드레스 신호(A<10:11>)(A<6>), 그룹신호(GROUP), 제1 및 제2 선택신호(TALLWL, THALFWL)를 논리조합하는 제2 논리조합부(221b)와, 어드레스 신호(A<12:14>), 그룹신호(GROUP) 및 제1 선택신호(TALLWL)를 논리조합하는 제3 논리조합부(221c)를 포함한다. 그리고, 제1 논리조합부(221a)의 각 출력신호들을 디코딩하여 프리디코딩신호(XPREAL<0:7>, XPREAR<0:7>)(이하, '제1 프리디코딩신호"라 함)를 출력하는 제1 디코딩부(222a)와, 제2 논리조합부(221b)의 각 출력신호들(XAB<10>, XA<10>, XAB<11>, XA<11>, XAB<6>, XA<6>)을 디코딩하여 프리디코딩신호(XPREBL<0:3>, XPREBR<0:3>)(이하, '제2 프리디코딩신호'라 함)을 출력하는 제2 디코딩부(222b)와, 제3 논리조합부(221c)의 각 출력신호들(XCB<12>, XC<12>, XCB<13>, XC<13>, XCB<14>, XC<14>)을 디코딩하여 프리디코딩신호(XPRECL<0:7>, XPRECR<0:7>)(이하, '제3 프리디코딩신호'라 함)을 출력하는 제3 디코딩부(222c)를 포함한다.

상기에서, 테스트 모드신호(TNWL)는 메모리 셀의 테스트 모드(Test Mode)와 노말(Normal) 모드(즉, 종래와 동일하게 메모리 셀 어레이의 각 워드라인을 하나씩 구동하기 위한 모드)를 선택하기 위한 신호이고, 그룹신호(GROUP)는 메모리 셀 어레이를 형성하는 메모리 셀들의 그룹(예컨대, 뱅크 또는 섹터) 단위로 선택하기 위한 신호이다.

도 3a에 도시된 바와 같이, 상기 제1 논리조합부(221a)는 어드레스 신호(A<7>)와 테스트 모드신호(TNWL)를 입력받아 논리합하는 오아 게이트(OR Gate)(OR1)와, 오아 게이트(OR1)의 출력신호와 인버터(Inverter)(INV1)에 의해 반전된 제1 선택신호(TALLWL)(이하, '제1 반전선택신호'라 함)를 부정 논리곱하는 난드 게이트(NAND Gate)(NAND1)를 포함한다. 그리고, 테스트 모드신호(TNWL)와 난드 게이트(NAND1)의 출력신호를 논리합하는 오아 게이트(OR2)와, 오아 게이트(OR2)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND2)를 포함한다. 그리고, 어드레스 신호(A<8>)와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND3)와, 난드 게이트(NAND3)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND4)를 포함한다. 그리고, 어드레스 신호(A<9>)와 인버터(INV2)에 의해 반전된 그룹신호(GROUP)(이하, '반전그룹신호'라 함)를 논리합하는 오아 게이트(OR3)와, 오아 게이트(OR3)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND5)를 포함한다. 그리고, 난드 게이트(NAND5)의 출력신호와 반전그룹신호를 논리합하는 오아 게이트(OR4)와, 오아 게이트(OR4)의 출력신호와 제1 반전선택신호를 부정 논리곱하는 난드 게이트(NAND6)를 포함한다.

상기 제1 디코딩부(222a)는 다수의 난드 게이트(NAND7 내지 NAND14)와, 다수의 인버터(INV3 내지 INV18)를 포함한다. 난드 게이트(NAND7)는 난드 게이트들(NAND1, NAND3, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV3 및 INV4)로 출력한다. 난드 게이트(NAND8)는 난드 게이트들(NAND2, NAND3, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV5 및 INV6)로 출력한다. 난드 게이트(NAND9)는 난드 게이트들(NAND1, NAND4, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV7 및 INV8)로 출력한다. 난드 게이트(NAND10)는 난드 게이트들(NAND2, NAND4, NAND5)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV9 및 INV10)로 출력한다. 난드 게이트(NAND11)는 난드 게이트들(NAND1, NAND3, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV11 및 INV12)로 출력한다. 난드 게이트(NAND12)는 난드 게이트들(NAND2, NAND3, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV13 및 INV14)로 출력한다. 난드 게이트(NAND13)는 난드 게이트들(NAND1, NAND4, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV15 및 INV16)로 출력한다. 난드 게이트(NAND14)는 난드 게이트들(NAND2, NAND4, NAND6)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV17 및 INV18)로 출력한다. 인버터들(INV3 및 INV4)은 각각 난드 게이트(NAND7)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<0> 및 XPREAR<0>)를 출력한다. 인버터들(INV5 및 INV6)은 각각 난드 게이트(NAND8)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<1> 및 XPREAR<1>)을 출력한다. 인버터들(INV7 및 INV8)은 각각 난드 게이트(NAND9)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<2> 및 XPREAR<2>)을 출력한다. 인버터들(INV9 및 INV10)은 각각 난드 게이트(NAND10)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<2> 및 XPREAR<2>)을 출력한다. 인버터들(INV11 및 INV12)은 각각 난드 게이트(NAND11)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<3> 및 XPREAR<3>)을 출력한다. 인버터들(INV13 및 INV14)은 각각 난드 게이트(NAND12)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<4> 및 XPREAR<4>)을 출력한다. 인버터들(INV15 및 INV16)은 각각 난드 게이트(NAND13)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<6> 및 XPREAR<6>)을 출력한다. 인버터들(INV17 및 INV18)은 각각 난드 게이트(NAND14)의 출력신호를 반전시켜 제1 프리디코딩신호들(XPREAL<7> 및 XPREAR<7>)을 출력한다.

상기에서 설명한, X 프리 디코더(220)의 제1 논리조합부(221a)와 제1 디코딩부(222a)의 구성을 토대로 그의 동작 특성을 하기의 표 1 및 표 2를 참조하여 설명하면 다음과 같다.

A<9>	A<8>	A<7>	NAND1	NAND2	NAND3	NAND4	NAND5	NAND6
0	0	0	1	0	1	0	1	0
0	0	1	0	1	1	0	1	0
0	1	0	1	0	0	1	1	0
0	1	1	0	1	0	1	1	0
1	0	0	1	0	1	0	0	1
1	0	1	0	1	1	0	0	1
1	1	0	1	0	0	1	0	1
1	1	1	0	1	0	1	0	1

A<9>	A<8>	A<7>	NAND1	NAND2	NAND3	NAND4	NAND5	NAND6
0	0	0	1	1	1	1	1	1
0	0	1	1	1	1	1	1	1
0	1	0	1	1	1	1	1	1
0	1	1	1	1	1	1	1	1
1	0	0	1	1	1	1	1	1
1	0	1	1	1	1	1	1	1
1	1	0	1	1	1	1	1	1
1	1	1	1	1	1	1	1	1

상기에서, 표 1은 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '0'이며, 제1 선택신호(TALLWL)가 '0'일 경우에 각 난드 게이트(NAND1 내지 NAND6)의 출력값을 나타낸 표이며, 표 2는 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '1'이며, 제1 선택신호(TALLWL)가 '1'일 경우에 각 난드 게이트(NAND1 내지 NAND6)의 출력값을 나타낸 표이다. 이러한 표 1 및 표 2를 토대로 각 난드 게이트들(NAND7 내지 NAND14)의 출력값은 하기의 수학식 1과 같이 구한다.

상기의 수학식 1을 토대로 각 난드 게이트들(NAND7 내지 NAND14)의 출력값을 구하면 하기의 표 3과 표 4와 같다. 여기서, 표 3은 표 1에 대응되는 값이며, 표 4는 표 2에 대응되는 값이다.

NAND7	NAND8	NAND9	NAND10	NAND11	NAND12	NAND13	NAND14
0	1	1	1	1	1	1	1
1	0	1	1	1	1	1	1
1	1	0	1	1	1	1	1
1	1	1	0	1	1	1	1
1	1	1	1	0	1	1	1
1	1	1	1	1	0	1	1
1	1	1	1	1	1	0	1
1	1	1	1	1	1	1	0

NAND7	NAND8	NAND9	NAND10	NAND11	NAND12	NAND13	NAND14
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0

상기의 표 3 및 표 4에 나타난 바와 같이, 각 난드 게이트들(NAND7 내지 NAND14)의 출력값을 토대로 볼 때, 제1 프리디코딩신호들(XPREAL<0:7> 및 XRPEAR<0:7>)은 하기 표 5와 표 6과 같다. 여기서, 표 5는 표 3에 대응되는 값이며, 표 6은 표 4에 대응되는 값이다.

XPREAL/XPREAR<0>	XPREAL/XPREAR<1>	XPREAL/XPREAR<2>	XPREAL/XPREAR<3>	XPREAL/XPREAR<4>	XPREAL/XPREAR<5>	XPREAL/XPREAR<6>	XPREAL/XPREAR<7>
1	0	0	0	0	0	0	0
0	1	0	0	0	0	0	0
0	0	1	0	0	0	0	0
0	0	0	1	0	0	0	0
0	0	0	0	1	0	0	0
0	0	0	0	0	1	0	0
0	0	0	0	0	0	1	0
0	0	0	0	0	0	0	1

XPREAL/XPREAR<0>	XPREAL/XPREAR<1>	XPREAL/XPREAR<2>	XPREAL/XPREAR<3>	XPREAL/XPREAR<4>	XPREAL/XPREAR<5>	XPREAL/XPREAR<6>	XPREAL/XPREAR<7>
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1

즉, 상기의 표 5을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '0'이며, 제1 선택신호(TALLWL)가 '0'일 경우에 제1 프리디코딩신호들(XPREAL<0:7> 및 XPREAR<0:7>)은 각 어드레스 신호(A<7:9>)에 따라 순차적으로 선택(즉, '1' 상태 출력)된다. 상기의 표 6을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 테스트 모드신호(TNWL)가 '1'이며, 제1 선택신호(TALLWL)가 '1'일 경우에 제1 프리디코딩신호들(XPREAL<0:7> 및 XPREAR<0:7>)은 각 어드레스 신호(A<7:9>)에 무관하게 모두 '1' 상태로 출력된다. 이에 따라, 테스트 모드(즉, 테스트 모드신호가 '1'일 경우)시 섹터 단위로 테스트 그룹(즉, 그룹신호에 의해 선택)이 선택되고, 제1 선택신호(TALLWL)가 '1'일 경우에 모든 워드라인이 선택된다.

도 3b에 도시된 바와 같이 상기 제2 논리조합부(221b)는 제1 선택신호(TALLWL)와 제2 선택신호(THALFWL)를 부정 논리합하는 노아 게이트(NOR Gate)(NOR1)와, 어드레스 신호(A<10>)와 인버터(INV19)에 의해 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR5)와, 오아 게이트(OR5)의 출력신호와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND15)를 포함한다. 그리고, 난드 게이트(NAND15)의 출력신호와 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR6)와, 오아 게이트(OR)의 출력신호와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND16)를 포함한다. 그리고, 어드레스 신호(A<11>)와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND17)와, 난드 게이트(NAND17)의 출력신호와 노아 게이트(NOR1)의 출력신호를 부정 논리곱하는 난드 게이트(NAND18)를 포함한다. 그리고, 어드레스 신호(A<6>)와 인버터(INV20)에 의해 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND19)와, 난드 게이트(NAND19)의 출력신호와 반전된 제1 선택신호(TALLWL)을 부정 논리곱하는 난드 게이트(NAND20)를 포함한다.

상기 제2 디코딩부(222b)는 다수의 난드 게이트(NAND21 내지 NAND28)와 다수의 인버터(INV21 내지 INV28)를 포함한다. 난드 게이트(NAND21)는 난드 게이트들(NAND15, NAND17, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV21)로 출력한다. 난드 게이트(NAND22)는 난드 게이트들(NAND16, NAND17, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV22)로 출력한다. 난드 게이트(NAND23)는 난드 게이트들(NAND15, NAND18, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV23)로 출력한다. 난드 게이트(NAND24)는 난드 게이트들(NAND16, NAND18, NAND19)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV24)로 출력한다. 난드 게이트(NAND25)는 난드 게이트들(NAND15, NAND17, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV25)로 출력한다. 난드 게이트(NAND26)는 난드 게이트들(NAND16, NAND17, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV26)로 출력한다. 난드 게이트(NAND27)는 난드 게이트들(NAND15, NAND18, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV27)로 출력한다. 난드 게이트(NAND28)는 난드 게이트들(NAND16, NAND18, NAND20)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV28)로 출력한다. 인버터(INV21)는 난드 게이트(NAND21)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<0>)를 출력한다. 인버터(INV22)는 난드 게이트(NAND22)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<1>)를 출력한다. 인버터(INV23)는 난드 게이트(NAND23)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<2>)를 출력한다. 인버터(INV24)는 난드 게이트(NAND24)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBL<3>)를 출력한다. 인버터(INV25)는 난드 게이트(NAND25)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<0>)를 출력한다. 인버터(INV26)는 난드 게이트(NAND26)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<1>)를 출력한다. 인버터(INV27)는 난드 게이트(NAND27)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<2>)를 출력한다. 인버터(INV28)는 난드 게이트(NAND28)의 출력신호를 반전시켜 제2 프리디코딩신호(XPREBR<3>)를 출력한다.

상기에서 설명한, X 프리 디코더(220)의 제2 논리조합부(221b)와 제2 디코딩부(222b)의 구성을 토대로 그의 동작 특성을 하기의 표 7 및 표 8을 참조하여 설명하면 다음과 같다.

A<6>	A<11>	A<10>	NAND15	NAND16	NAND17	NAND18	NAND19	NAND20
0	0	0	1	0	1	0	1	0
0	0	1	0	1	1	0	1	0
0	1	0	1	0	1	0	1	0
0	1	1	0	1	1	0	1	0
1	0	0	1	0	1	0	0	1
1	0	1	0	1	1	0	0	1
1	1	0	1	0	1	0	0	1
1	1	1	0	1	1	0	0	1

A<6>	A<11>	A<10>	NAND15	NAND16	NAND17	NAND18	NAND19	NAND20
0	0	0	1	1	1	1	1	1
0	0	1	1	1	1	1	1	1
0	1	0	1	1	1	1	1	1
0	1	1	1	1	1	1	1	1
1	0	0	1	1	1	1	1	1
1	0	1	1	1	1	1	1	1
1	1	0	1	1	1	1	1	1
1	1	1	1	1	1	1	1	1

A<6>	A<11>	A<10>	NAND15	NAND16	NAND17	NAND18	NAND19	NAND20
0	0	0	1	1	1	1	1	0
0	0	1	1	1	1	1	1	0
0	1	0	1	1	1	1	1	0
0	1	1	1	1	1	1	1	0
1	0	0	1	1	1	1	0	1
1	0	1	1	1	1	1	0	1
1	1	0	1	1	1	1	0	1
1	1	1	1	1	1	1	0	1

상기에서, 표 7은 그룹신호(GROUP)가 '1'이고, 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 '0'일 경우에 각 난드 게이트(NAND15 내지 NAND20)의 출력값을 나타낸 표이다. 표 8은 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'이고, 제2 선택신호(THALFWL)가 '0'일 경우에 각 난드 게이트(NAND15 내지 NAND20)의 출력값을 나타낸 표이다. 표 9는 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'이고, 제2 선택신호(THALFWL)가 '1'일 경우에 각 난드 게이트(NAND15 내지 NAND20)의 출력값을 나타낸 표이다. 상기 표 7 내지 표 9를 토대로 각 난드 게이트들(NAND21 내지 NAND28)의 출력값은 하기의 수학식 2와 같이 구한다.

상기의 수학식 2를 토대로 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 구하면 하기의 표 10 내지 12와 같다. 여기서, 표 10은 표 7에 대응되는 표이고, 표 11은 표 8에 대응되는 표이며, 표 12는 표 9에 대응되는 표이다.

NAND21	NAND22	NAND23	NAND24	NAND25	NAND26	NAND27	NAND28
0	1	1	1	1	1	1	1
1	0	1	1	1	1	1	1
1	1	0	1	1	1	1	1
1	1	1	0	1	1	1	1
1	1	1	1	0	1	1	1
1	1	1	1	1	0	1	1
1	1	1	1	1	1	0	1
1	1	1	1	1	1	1	0

NAND21	NAND22	NAND23	NAND24	NAND25	NAND26	NAND27	NAND28
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0
0	0	0	0	0	0	0	0

NAND21	NAND22	NAND23	NAND24	NAND25	NAND26	NAND27	NAND28
0	0	0	0	1	1	1	1
0	0	0	0	1	1	1	1
0	0	0	0	1	1	1	1
0	0	0	0	1	1	1	1
1	1	1	1	0	0	0	0
1	1	1	1	0	0	0	0
1	1	1	1	0	0	0	0
1	1	1	1	0	0	0	0

상기의 표 10 내지 표 12에 나타난 바와 같이, 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 토대로 볼 때, 제2 프리디코딩신호들(XPREBL<0:3> 및 XRPEBR<0:3>)은 하기 표 13 내지 표 15와 같다.

XPREBL<0>	XPREBL<1>	XPREBL<2>	XPREBL<3>	XPREBR<0>	XPREBR<1>	XPREBR<2>	XPREBR<3>
1	0	0	0	0	0	0	0
0	1	0	0	0	0	0	0
0	0	1	0	0	0	0	0
0	0	0	1	0	0	0	0
0	0	0	0	1	0	0	0
0	0	0	0	0	1	0	0
0	0	0	0	0	0	1	0
0	0	0	0	0	0	0	1

XPREBL<0>	XPREBL<1>	XPREBL<2>	XPREBL<3>	XPREBR<0>	XPREBR<1>	XPREBR<2>	XPREBR<3>
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1

XPREBL<0>	XPREBL<1>	XPREBL<2>	XPREBL<3>	XPREBR<0>	XPREBR<1>	XPREBR<2>	XPREBR<3>
1	1	1	1	0	0	0	0
1	1	1	1	0	0	0	0
1	1	1	1	0	0	0	0
1	1	1	1	0	0	0	0
0	0	0	0	1	1	1	1
0	0	0	0	1	1	1	1
0	0	0	0	1	1	1	1
0	0	0	0	1	1	1	1

즉, 상기의 표 13을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 '0'일 경우에 제2 프리디코딩신호들(XPREBL<0:3> 및 XPREBR<0:3>)은 각 어드레스 신호(A<6>, A<10:11>)에 따라 순차적으로 선택(즉, '1' 상태 출력)되게 된다. 상기의 표 14를 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'이며, 제2 선택신호(THALFWL)가 '0'일 경우에 제2 프리디코딩신호들(XPREBL<0:3> 및 XPREBR<0:3>)은 각 어드레스 신호(A<6>, A<10:11>)와 무관하게 모두 '1' 상태로 출력된다. 상기의 표 15를 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'이며, 제2 선택신호(THALFWL)가 '1'일 경우에 제2 프리디코딩신호들(XPREBL<0:3> 및 XPREBR<0:3>)은 각 어드레스 신호(A<6>, A<10:11>)에 따라 '1' 또는 '0' 상태로 출력된다.

따라서, 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 '0'일 경우에는 각 어드레스 신호(A<6>, A<10:11>)에 따라 순차적으로 워드라인(WLn)이 선택되고, 제1 선택신호(TALLWL)가 '1'이고, 제2 선택신호(THLFWL)가 '0'일 경우에는 모든 워드라인(WL0 내지 WLn)이 선택되며, 제1 선택신호(TALLWL)가 '0'이고, 제2 선택신호(THALFWL)가 '1'일 경우에는 각 어드레스 신호(A<6>, A<10:11>)에 따라 이븐 워드라인(WL0, WL2, WL4,..., WLn-2, WLn)이 선택되거나, 오드 워드라인(WL1, WL3, WL5,...WLn-3, WLn-1)이 선택된다.

한편, 도 3c에 도시된 바와 같이 상기 제3 논리조합부(221c)는 어드레스 신호(A<12>)와 인버터(INV29)에 의해 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR7)와, 오아 게이트(OR7)의 출력신호와 인버터(INV30)에 의해 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND29)를 포함한다. 그리고, 난드 게이트(NAND29)의 출력신호와 반전된 그룹신호(GROUP)를 논리합하는 오아 게이트(OR8)와, 오아 게이트(OR8)의 출력신호와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND30)를 포함한다. 그리고, 어드레스 신호(A<13>)와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND31)와, 난드 게이트(NAND31)의 출력신호와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND32)를 포함한다. 그리고, 어드레스 신호(A<14>)와 반전된 제1 선택신호(TALLWL)를 부정 논리곱하는 난드 게이트(NAND33)와, 난드 게이트(NAND33)의 출력신호와 반전된 제1 선택신호(TALLWL)을 부정 논리곱하는 난드 게이트(NAND34)를 포함한다.

상기 제3 디코딩부(222c)는 다수의 난드 게이트(NAND35 내지 NAND42)와 다수의 인버터(INV31 내지 INV45)를 포함한다. 난드 게이트(NAND35)는 난드 게이트들(NAND29, NAND31, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV31 및 INV32)로 출력한다. 난드 게이트(NAND36)는 난드 게이트들(NAND30, NAND31, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV33 및 INV34)로 출력한다. 난드 게이트(NAND37)는 난드 게이트들(NAND29, NAND32, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV35 및 INV36)로 출력한다. 난드 게이트(NAND38)는 난드 게이트들(NAND30, NAND32, NAND33)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV37 및 INV38)로 출력한다. 난드 게이트(NAND39)는 난드 게이트들(NAND29, NAND31, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV39 및 INV40)로 출력한다. 난드 게이트(NAND40)는 난드 게이트들(NAND30, NAND31, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV41 및 INV42)로 출력한다. 난드 게이트(NAND41)는 난드 게이트들(NAND29, NAND32, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터(INV43 및 INV44)로 출력한다. 난드 게이트(NAND42)는 난드 게이트들(NAND30, NAND32, NAND34)의 출력신호들을 부정 논리곱하여 그 출력신호를 인버터들(INV44 및 INV45)로 출력한다. 인버터들(INV31 및 INV32)은 각각 난드 게이트(NAND35)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<0> 및 XPRECR<0>)를 출력한다. 인버터들(INV33 및 INV34)은 각각 난드 게이트(NAND36)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<1> 및 XPRECR<1>)을 출력한다. 인버터들(INV35 및 INV36)은 각각 난드 게이트(NAND37)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<2> 및 XPRECR<2>)을 출력한다. 인버터들(INV37 및 INV38)은 각각 난드 게이트(NAND38)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<3> 및 XPRECR<3>)을 출력한다. 인버터들(INV39 및 INV40)은 각각 난드 게이트(NAND39)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<4> 및 XPRECR<4>)을 출력한다. 인버터들(INV41 및 INV42)은 각각 난드 게이트(NAND40)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<5> 및 XPRECR<5>)을 출력한다. 인버터들(INV43 및 INV44)은 각각 난드 게이트(NAND41)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<6> 및 XPRECR<6>)을 출력한다. 인버터들(INV45 및 INV46)은 각각 난드 게이트(NAND42)의 출력신호를 반전시켜 제3 프리디코딩신호들(XPRECL<7> 및 XPRECR<7>)을 출력한다.

상기에서 설명한, X 프리 디코더(220)의 제3 논리조합부(221c)와 제3 디코딩부(222c)의 구성을 토대로 그의 동작 특성을 하기의 표 16 및 표 17을 참조하여 설명하면 다음과 같다.

A<14>	A<13>	A<12>	NAND29	NAND30	NAND31	NAND32	NAND33	NAND34
0	0	0	1	0	1	0	1	0
0	0	1	0	1	1	0	1	0
0	1	0	1	0	1	0	1	0
0	1	1	0	1	1	0	1	0
1	0	0	1	0	1	0	0	1
1	0	1	0	1	1	0	0	1
1	1	0	1	0	1	0	0	1
1	1	1	0	1	1	0	0	1

A<14>	A<13>	A<12>	NAND29	NAND30	NAND31	NAND32	NAND33	NAND34
0	0	0	1	1	1	1	1	1
0	0	1	1	1	1	1	1	1
0	1	0	1	1	1	1	1	1
0	1	1	1	1	1	1	1	1
1	0	0	1	1	1	1	1	1
1	0	1	1	1	1	1	1	1
1	1	0	1	1	1	1	1	1
1	1	1	1	1	1	1	1	1

상기에서, 표 16은 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'일 경우에 각 난드 게이트(NAND29 내지 NAND34)의 출력값을 나타낸 표이다. 표 17은 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'일 경우에 각 난드 게이트(NAND29 내지 NAND34)의 출력값을 나타낸 표이다. 상기 표 16 및 표 17를 토대로 각 난드 게이트들(NAND29 내지 NAND34)의 출력값은 하기의 수학식 3과 같이 구한다.

상기의 수학식 3을 토대로 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 구하면 하기의 표 18 및 표 19와 같다.

NAND35	NAND36	NAND37	NAND38	NAND39	NAND40	NAND41	NAND42
0	1	1	1	1	1	1	1
1	0	1	1	1	1	1	1
1	1	0	1	1	1	1	1
1	1	1	0	1	1	1	1
1	1	1	1	0	1	1	1
1	1	1	1	1	0	1	1
1	1	1	1	1	1	0	1
1	1	1	1	1	1	1	0

NAND35	NAND36	NAND37	NAND38	NAND39	NAND40	NAND41	NAND42
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1

상기의 표 18 및 표 19에 나타난 바와 같이, 각 난드 게이트들(NAND21 내지 NAND28)의 출력값을 토대로 볼 때, 제2 프리디코딩신호들(XPREBL<0:3> 및 XRPEBR<0:3>)은 하기 표 20 및 표 21과 같다. 여기서, 표 20은 표 18에 대응되는 표이고, 표 21는 표 19에 대응되는 표이다.

XPRECL/XPRECR<0>	XPRECL/XPRECR<1>	XPRECL/XPRECR<2>	XPRECL/XPRECR<3>	XPRECL/XPRECR<4>	XPRECL/XPRECR<5>	XPRECL/XPRECR<6>	XPRECL/XPRECR<7>
1	0	0	0	0	0	0	0
0	1	0	0	0	0	0	0
0	0	1	0	0	0	0	0
0	0	0	1	0	0	0	0
0	0	0	0	1	0	0	0
0	0	0	0	0	1	0	0
0	0	0	0	0	0	1	0
0	0	0	0	0	0	0	1

XPRECL/XPRECR<0>	XPRECL/XPRECR<1>	XPRECL/XPRECR<2>	XPRECL/XPRECR<3>	XPRECL/XPRECR<4>	XPRECL/XPRECR<5>	XPRECL/XPRECR<6>	XPRECL/XPRECR<7>
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1
1	1	1	1	1	1	1	1

즉, 상기의 표 20을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '0'일 경우에 제2 프리디코딩신호들(XPRECL<0:7> 및 XPRECR<0:7>)은 각 어드레스 신호(A<12:14>)에 따라 순차적으로 선택(즉, '1' 상태 출력)되게 된다. 상기의 표 21을 참조해 볼 때, 그룹신호(GROUP)가 '1'이고, 제1 선택신호(TALLWL)가 '1'일 경우에 제2 프리디코딩신호들(XPRECL<0:7> 및 XPREBR<0:7>)은 각 어드레스 신호(A<12:14>)에 무관하게 모든 워드라인을 선택한다.

지금까지 도 3a 내지 도 3c를 토대로 설명한 바와 같이, 본 발명의 X 프리 디코더(220)는 노말 모드시와 테스트 모드에 따라 그 동작 특성이 분리된다. 노말 모드시에는 테스트 모드신호(TNWL), 제1 및 제2 선택신호(TALLWL 및 THALFWL)가 모두 '0'일 경우, 상기의 표 5, 표 13 및 표 20과 같이 제1 내지 제2 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL, XPRECR)가 모두 각 어드레스 신호(A<6>, A<7:14>)에 따라 순차적으로 워드라인(WLn)을 선택한다. 테스트 모드시에는 다시 제1 및 제2 선택신호(TALLWL 및 THALFWL)에 따라 선택되는 워드라인(WLn)이 결정된다. 예컨대, 테스트 모드신호(TNWL) 및 제1 선택신호(TALLWL)가 '1'이고, 제2 선택신호(THALFWL)가 '0'일 경우, 상기의 표 6, 표 14 및 표 21과 같이 제1 내지 제2 프리디코딩신호들(XPREAL, XPREAR, XPREBL, XPREBR, XPRECL, XPRECR)가 모두 '1'로 출력되어 섹터 내의 모든 워드라인(WLn)을 선택한다. 그러나, 테스트 모드신호(TNWL) 및 제2 선택신호(THALFWL)가 '1'이고, 제1 선택신호(TALLWL)가 '0'일 경우, 상기의 표 15와 같이 제2 프리디코딩신호들( XPREBL, XPREBR)가 각 어드레스 신호(A<6>, A<10:11>)에 따라 이븐 워드라인(WL0, WL2, WL4,..., WLn-2, WLn)이 선택되거나, 오드 워드라인(WL1, WL3, WL5,...WLn-3, WLn-1)이 선택된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상 설명한 바와 같이, 본 발명에서는 플래시 메모리 소자의 테스트시 메모리 셀 어레이의 각 섹터의 이븐 워드라인과 오드 워드라인을 분리하여 한번의 프로그램으로 한 섹터의 1/2(즉, 이븐 워드라인 또는 오드 워드라인)을 프로그램 함으로써 프로그램 시간을 감소시켜 반도체 메모리 소자의 테스트 비용을 절감할 수 있는 플래시 메모리 소자의 테스트 회로를 제공하는 효과가 있다.

도 1은 종래 기술에 따른 플래시 메모리 소자의 테스트 회로를 설명하기 위하여 도시한 블록도이다.

도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 테스트 회로를 설명하기 위하여 도시한 블록도이다.

도 3a 내지 도 3c는 도 2에 도시된 X 프리 디코더를 설명하기 위하여 도시한 상세 회로도들이다.

도 4는 본 발명의 플래시 메모리 소자의 테스트 회로를 설명하기 위하여 일례로 도시한 섹터의 간략도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

110, 210 : X 어드레스 버퍼 120, 220 : X 프리 디코더

130, 230 : X 디코더 221a : 제1 논리조합부

221b : 제2 논리조합부 221c : 제3 논리조합부

222a : 제1 디코딩부 222b : 제2 디코딩부

222c : 제3 디코딩부

Claims

메모리 셀 어레이의 워드라인을 선택하기 위한 어드레스 신호를 입력받아 저장하는 X 어드레스 버퍼;

상기 어드레스 신호와, 제1 및 제2 선택신호를 입력받고, 노말 모드시에는 상기 어드레스 신호에 따라 순차적으로 워드라인 별로 상기 워드라인을 선택하여 프로그램을 수행하고, 테스트 모드시에는 그룹신호에 따라 상기 메모리 셀 어레이를 섹터 단위로 분리하고, 상기 섹터 단위 내에서 상기 어드레스 신호와, 상기 제1 및 제2 선택신호에 따라 상기 워드라인 중 이븐 또는 오드 번째 워드라인을 선택하여 프로그램을 수행하거나, 상기 섹터 내에 포함된 워드라인을 모두 선택하여 프로그램을 수행하도록 상기 어드레스 신호와, 상기 제1 및 제2 선택신호를 프리 디코딩하여 출력하는 X 프리 디코더; 및

상기 X 프리 디코더로부터 출력되는 프리 디코딩 신호에 따라 워드라인 별로, 이븐 번째 워드라인 별로, 오드 번째 워드라인 별로 또는 섹터 단위로 상기 워드라인을 선택하여 프로그램을 수행하는 X 디코더를 포함하는 플래시 메모리 소자의 테스트 회로.
제 1 항에 있어서,

상기 테스트 모드시, 상기 제1 선택신호는 상기 이븐 및 오드 번째 워드라인을 포함하여 모두 선택되도록 하는 신호인 플래시 메모리 소자의 테스트 회로.
제 1 항에 있어서,

상기 테스트 모드시, 상기 제2 선택신호는 상기 이븐 및 오드 번째 워드라인 중 어느 하나가 선택되도록 하는 신호인 플래시 메모리 소자의 테스트 회로.
제 1 항에 있어서, 상기 X 프리 디코더는,

상기 어드레스 신호와, 상기 노말 모드 또는 상기 테스트 모드를 선택하기 위한 테스트 모드신호와, 상기 그룹신호와, 상기 제1 선택신호를 논리조합하는 제1 논리조합부;

상기 제1 논리조합부의 출력신호를 디코딩하여 출력하는 제1 디코딩부;

상기 어드레스 신호와, 상기 제1 및 제2 선택신호를 논리조합하는 제2 논리조합부;

상기 제2 논리조합부의 출력신호를 디코딩하여 출력하는 제2 디코딩부;

상기 어드레스 신호와, 상기 그룹신호와, 상기 제1 선택신호를 논리조합하는 제3 논리조합부; 및

상기 제3 논리조합부의 출력신호를 디코딩하여 출력하는 제3 디코딩부를 포함하는 플래시 메모리 소자의 테스트 회로.
제 4 항에 있어서, 상기 제1 논리조합부는,

상기 어드레스 신호중 제1 어드레스 신호와, 상기 테스트 모드 신호를 논리합하는 제1 오아 게이트;

상기 제1 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제1 난드 게이트;

상기 제1 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 논리합하는 제2 오아 게이트;

상기 제2 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제2 난드 게이트;

상기 어드레스 신호중 제2 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제3 난드 게이트;

상기 제3 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제4 난드 게이트;

상기 어드레스 신호중 제3 어드레스 신호와, 상기 그룹신호의 반전신호를 논리합하는 제3 오아 게이트;

상기 제3 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제5 난드 게이트;

상기 제5 난드 게이트의 출력신호와, 상기 그룹신호의 반전신호를 논리합하는 제4 오아 게이트; 및

상기 제4 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제6 난드 게이트를 포함하는 플래시 메모리 소자의 테스트 회로.
제 4 항에 있어서, 상기 제1 디코딩부는,

상기 제1 논리조합부로부터 출력되는 다수의 출력신호를 부정 논리곱하는 다수의 난드 게이트; 및

상기 난드 게이트의 출력을 반전시키기 위한 다수의 인버터를 포함하는 플래시 메모리 소자의 테스트 회로.
제 4 항에 있어서, 상기 제2 논리조합부는,

상기 제1 및 제2 선택신호를 부정 논리합하는 노아 게이트;

상기 어드레스 신호중 제4 어드레스 신호와, 상기 그룹신호의 반전신호를 논리합하는 제5 오아 게이트;

상기 제5 오아 게이트의 출력신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제7 난드 게이트;

상기 제7 난드 게이트의 출력신호와, 상기 그룹신호의 반전신호를 논리합하는 제6 오아 게이트;

상기 제6 오아 게이트의 출력신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제8 난드 게이트;

상기 어드레스 신호중 제5 어드레스 신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제9 난드 게이트;

상기 제9 난드 게이트의 출력신호와, 상기 노아 게이트의 출력신호를 부정 논리곱하는 제10 난드 게이트;

상기 어드레스 신호중 제6 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제11 난드 게이트; 및

상기 제11 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제12 난드 게이트를 포함하는 플래시 메모리 소자의 테스트 회로.
제 4 항에 있어서, 상기 제2 디코딩부는,

상기 제2 논리조합부로부터 출력되는 다수의 출력신호를 부정 논리곱하는 다수의 난드 게이트; 및

상기 난드 게이트의 출력을 반전시키기 위한 다수의 인버터를 포함하는 플래시 메모리 소자의 테스트 회로.
제 4 항에 있어서, 상기 제3 논리조합부는,

상기 어드레스 신호중 제7 어드레스 신호와, 상기 그룹신호의 반전신호를 논리합하는 제7 오아 게이트;

상기 제7 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제13 난드 게이트;

상기 제13 난드 게이트의 출력신호와, 상기 그룹신호의 반전신호를 논리합하는 제8 오아 게이트;

상기 제8 오아 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제14 난드 게이트;

상기 어드레스 신호중 제8 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제15 난드 게이트;

상기 제15 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제16 난드 게이트;

상기 어드레스 신호중 제9 어드레스 신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제17 난드 게이트; 및

상기 제17 난드 게이트의 출력신호와, 상기 제1 선택신호의 반전신호를 부정 논리곱하는 제18 난드 게이트를 포함하는 플래시 메모리 소자의 테스트 회로.
제 4 항에 있어서, 상기 제3 디코딩부는,

상기 제3 논리조합부로부터 출력되는 다수의 출력신호를 부정 논리곱하는 다수의 난드 게이트; 및

상기 난드 게이트의 출력을 반전시키기 위한 다수의 인버터를 포함하는 플래시 메모리 소자의 테스트 회로.