KR100469334B1 - MASK ROM and method of manufacturing the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000002955 isolation Methods 0.000 claims abstract description 36
- 230000002093 peripheral effect Effects 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 50
- 239000012535 impurity Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 238000005468 ion implantation Methods 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 210000004027 cell Anatomy 0.000 description 96
- 239000010410 layer Substances 0.000 description 59
- 238000005530 etching Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 210000004692 intercellular junction Anatomy 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
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- H10B20/38—Doping programmed, e.g. mask ROM
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
- H10D84/0137—Manufacturing their gate conductors the gate conductors being silicided
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0151—Manufacturing their isolation regions
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Abstract
본 발명의 마스크 롬(MASK ROM) 및 그 제조 방법에 관한 것으로, 셀 영역의 워드라인 또는 비트라인이 형성되지 않는 반도체 기판에 소자 분리막을 형성함으로써 셀 영역의 비트라인의 단락을 발생시키지 않으면서 워드라인 및 비트라인에 살리사이드막을 형성할 수 있고 워드라인 저항을 낮출 수 있어 신호 지연을 급격히 감소시킬 수 있는 마스크 롬 및 그 제조 방법이 제시된다.The present invention relates to a mask ROM of the present invention and a method of manufacturing the same, wherein a device isolation layer is formed on a semiconductor substrate in which a word line or a bit line of a cell region is not formed, thereby preventing a word line from being generated. A mask rom and a method of manufacturing the same which can form a salicide film on lines and bit lines, and can reduce the word delay by reducing the word line resistance, are provided.
Description
본 발명의 마스크 롬(MASK ROM) 및 그 제조 방법에 관한 것으로, 특히 셀 영역의 워드라인 또는 비트라인이 형성되지 않는 반도체 기판에 소자 분리막을 형성함으로써 셀 영역의 비트라인의 단락을 발생시키지 않으면서 워드라인 및 비트라인에 살리사이드막을 형성할 수 있고 워드라인 저항을 낮출 수 있어 신호 지연을 급격히 감소시킬 수 있는 마스크 롬 및 그 제조 방법에 관한 것이다.The present invention relates to a mask ROM of the present invention and a method of manufacturing the same, particularly by forming an isolation layer on a semiconductor substrate in which a word line or a bit line of a cell region is not formed, without causing a short circuit of the bit line of a cell region. The present invention relates to a mask rom and a method of manufacturing the same, which can form a salicide film on word lines and bit lines, and can reduce the word delay by reducing the word line resistance.
ROM은 저장된 데이터가 정상적인 동작 상태에서는 변하지 않도록 구성된 비휘발성 메모리(nonvolatile memory) 장치로 데이터를 저장하는 방법에 따라 마스크 ROM, PROM(Programmable ROM), EPROM(Electrically Programmable ROM) 또는 EEPROM(Erasable and Electrically Programmable ROM) 등으로 구별된다.ROM is a nonvolatile memory device that is configured so that stored data does not change under normal operating conditions, depending on how the data is stored. ROM).
이중에서 마스크 롬은 제조 공정 중에 사용자가 원하는 데이터를 갖는 마스크를 사용하여 코딩하여 데이터를 저장하는 것으로, 이후에 저장된 데이터의 변화가 불가능하고 단지 저장된 데이터만을 읽을 수 있다. 마스크 롬은 불순물을 이온 주입하여 소정 트랜지스터를 다른 트랜지스터들과 다른 상태로 만들어 주므로써 데이터를 코딩할 수 있다. 즉, 마스크 롬은 데이터를 코딩하기 위해 제조 공정중 불순물을 주입하여 트랜지스터들이 턴온 상태일 때 소정 트랜지스터를 턴오프 상태로 만들거나, 트랜지스터들이 턴오프 상태일 때 소정 트랜지스터를 턴온 상태로 만든다.Among them, the mask ROM is coded using a mask having data desired by the user during the manufacturing process to store the data, and subsequently, it is impossible to change the stored data and only read the stored data. The mask ROM can code data by ion implanting impurities to make a transistor different from other transistors. That is, the mask ROM injects impurities during the manufacturing process to code data to turn the predetermined transistors off when the transistors are turned on, or to turn them on when the transistors are turned off.
이러한 마스크 롬은 셀 구조에 따라 NAND형 셀 구조와 NOR형 셀 구조로 구분된다. NAND형 셀 구조는 셀 스트링과 셀 스트링 사이를 분리시키기 위하여 LOCOS와 같은 소자 분리 공정을 사용하여 분리한다. 그리고, NOR 형 셀 구조는 셀 스트링과 셀 스트링 사이를 매몰 불순물층으로 분리한다.The mask ROM is divided into a NAND cell structure and a NOR cell structure according to the cell structure. NAND cell structures are separated using a device isolation process such as LOCOS to separate between cell strings and cell strings. The NOR cell structure separates the cell string and the cell string into a buried impurity layer.
그런데, 반도체 소자의 고집적, 저가격 및 고속화에 부응하기 위하여, 최근의 마스크 롬의 셀 구조는 NAND형 셀에서 NOR형 셀로 전환되는 추세에 있다. 종래의 NOR형 셀은 높은 셀 전류에 따른 고속화가 용이하지만 셀 면적이 커지는 단점이 있고, NAND형 셀은 비록 셀 전류는 작지만 셀의 점유 면적이 작아 높은 집적도를 구현하는데에 커다란 장점을 갖는다. 그러나, 최근에 NOR형 셀의 장점을 유지하면서 NAND형 셀처럼 작게 만들 수 있는 NOR형 플랫(Flat)셀이 개발되었다. 이러한 NOR형 플랫 셀은 상대적으로 셀 전류도 크고, 셀 균일성(Uniformity)이 우수함에 따라 고속화 및 저전압화가 가능할 뿐만 아니라, 하나의 셀에 여러개의 정보를 저장하는 멀티 비트 또는 다수상태 메모리의 적용을 유리하게 한다.However, in order to meet the high integration, low cost, and high speed of semiconductor devices, the cell structure of a mask ROM has recently been shifted from a NAND cell to a NOR cell. Conventional NOR-type cells have a disadvantage in that the high speed is easy due to the high cell current, but the cell area becomes large, and the NAND-type cells have a great advantage in realizing high integration because the cell area is small although the cell current is small. Recently, however, NOR flat cells have been developed that can be made as small as NAND cells while maintaining the advantages of NOR cells. Such NOR-type flat cells have a relatively high cell current and excellent cell uniformity, which enables high speed and low voltage, as well as the application of a multi-bit or multi-state memory that stores multiple information in a single cell. To advantage.
한편, 마스크 롬의 워드라인 저항을 낮추기 위해 워드라인에 살리사이드막을 형성하는데, 이러한 NOR형 플랫 셀은 셀 영역의 반도체 기판에 이온 주입 공정을 실시하여 형성된 접합부를 비트라인으로 사용한다. 따라서, 셀 영역의 비트라인에 살리사이드가 형성되면 비트라인과 인접 비트라인이 살리사이드에 의해 단락된다. 이렇게 살리사이드막을 형성하는 종래의 마스크 롬의 제조 방법의 여러가지 실시 예를 도면을 이용하여 설명하면 다음과 같다.On the other hand, a salicide layer is formed on the word line to reduce the word line resistance of the mask ROM. Such a NOR type flat cell uses a junction formed by performing an ion implantation process on a semiconductor substrate in a cell region as a bit line. Therefore, when salicide is formed in the bit line of the cell region, the bit line and the adjacent bit line are short-circuited by the salicide. Thus, various embodiments of a conventional method for manufacturing a mask rom forming a salicide film will be described with reference to the drawings.
도 1은 일반적인 마스크 롬 NOR 셀 어레이의 레이아웃이고, 도 2(a) 내지 도 2(c)는 종래의 제 1 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 X-X' 라인을 따라 절취한 상태의 단면도이며, 도 3(a) 내지 도 3(c)는 종래의 제 1 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 Y-Y' 라인을 따라 절취한 상태의 단면도이다. 이러한 제 1 실시 예는 워드라인 저항을 낮추기 위해 폴리사이드를 채택하여 0.35㎛ 이상의 사이즈를 갖는 롬에서 광범위하게 사용되었던 것이다.1 is a layout of a typical mask ROM NOR cell array, and FIGS. 2A to 2C are along the line XX ′ of FIG. 1 to explain a method of manufacturing a mask ROM according to a first embodiment of the present invention. 3 (a) to 3 (c) are cross-sectional views taken along the line YY ′ of FIG. 1 to explain a method of manufacturing a mask ROM according to a first embodiment of the present invention. . This first embodiment has been widely used in a ROM having a size of 0.35 mu m or more by adopting polyside to lower the word line resistance.
도 1, 도 2(a) 및 도 3(a)를 참조하면, 반도체 기판(10 및 101)상의 소정 영역에 소자 분리막(20 및 102)을 형성하여 셀 영역(A)과 주변 회로 영역(B) 또는 로직 영역을 확정한다. 셀 영역(A)의 소정 영역에 다수의 제 1 접합부(30 및 103)를 형성한다. 제 1 접합부(30 및 103)는 수평 방향으로 일정한 간격으로 이격되어 형성되고, 셀의 소오스 및 드레인으로 사용되는 동시에 비트라인으로 사용된다. 이후 전체 구조 상부에 게이트 산화막(104), 폴리실리콘막(105), 텅스텐 실리사이드막 (106) 및 제 1 절연막(107)을 순차적으로 형성한다. 여기서, 폴리실리콘막(105)은 통상적으로 N형 이온을 도핑하여 형성하고, 텅스텐 실리사이드막(106) 대신에 텅스텐막을 사용할 수도 있다. 또한, 제 1 절연막(107)은 하드 마스크 및 반사 방지막 역할도 하며, 산화막 또는 질화막, 그리고 이들을 조합하여 형성한다.Referring to FIGS. 1, 2A, and 3A, device isolation layers 20 and 102 are formed in predetermined regions on semiconductor substrates 10 and 101 to form cell regions A and peripheral circuit regions B. FIG. Or confirm the logic area. A plurality of first junctions 30 and 103 are formed in a predetermined region of the cell region A. FIG. The first junctions 30 and 103 are formed spaced apart at regular intervals in the horizontal direction, and are used as source and drain of the cell and at the same time as bit lines. Thereafter, the gate oxide film 104, the polysilicon film 105, the tungsten silicide film 106, and the first insulating film 107 are sequentially formed on the entire structure. Here, the polysilicon film 105 is typically formed by doping N-type ions, and a tungsten film may be used instead of the tungsten silicide film 106. The first insulating film 107 also serves as a hard mask and an anti-reflection film, and is formed by combining an oxide film or a nitride film and a combination thereof.
도 1, 도 2(b) 및 도 3(b)를 참조하면, 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 절연막(107)을 식각한다. 그리고, 식각된 제 1 절연막 (107)을 마스크로 텅스텐 실리사이드막(106), 폴리실리콘막(105) 및 게이트 산화막(104)을 식각하여 셀 영역(A)에 다수의 워드라인(40)과 주변 회로 영역(B)에 게이트 전극(50)을 각각 형성한다. 이때, 셀 영역(A)의 워드라인(40)은 소정의 간격으로 이격되어 형성되고, 제 1 접합부(30 및 103), 즉 비트라인과 직교하도록 형성된다. 또한, 주변 회로 영역(B)의 게이트 전극(50)은 셀 영역(A)의 제 1 접합부(30 및 103), 즉 비트라인과 수평 방향으로 형성된다. 그리고, 주변 회로 영역(B)에 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역(108)을 형성한다. 셀 영역(A)의 워드라인(40) 측벽 및 주변 회로 영역(B)의 게이트 전극(50) 측벽에 스페이서(109)를 형성한다. 그리고, 주변 회로 영역(B)의 반도체 기판(101)상에 고농도 불순물 이온 주입 공정을 실시하여 고농도 불순물 영역(110)을 형성한다. 이에 의해 주변 회로 영역(B)의 반도체 기판(101)상에 저농도 불순물 영역(108)과 고농도 불순물 영역(110)이 중첩된 제 2 접합부(60)가 형성된다. 제 2 접합부(60)는 주변 회로 영역(B)의 소오스 및 드레인으로 작용한다.1, 2 (b) and 3 (b), the first insulating film 107 is etched by a lithography process and an etching process using a predetermined mask. The tungsten silicide layer 106, the polysilicon layer 105, and the gate oxide layer 104 are etched using the etched first insulating layer 107 as a mask to form a plurality of word lines 40 and the periphery in the cell region A. FIG. The gate electrodes 50 are formed in the circuit region B, respectively. In this case, the word lines 40 of the cell region A are formed to be spaced apart at predetermined intervals, and are formed to be orthogonal to the first junctions 30 and 103, that is, the bit lines. In addition, the gate electrode 50 of the peripheral circuit region B is formed in the horizontal direction with the first junctions 30 and 103 of the cell region A, that is, the bit line. The low concentration impurity ion implantation process is performed in the peripheral circuit region B to form the low concentration impurity region 108. Spacers 109 are formed on sidewalls of the word line 40 of the cell region A and sidewalls of the gate electrode 50 of the peripheral circuit region B. The high concentration impurity ion implantation process is performed on the semiconductor substrate 101 in the peripheral circuit region B to form the high concentration impurity region 110. As a result, a second junction 60 in which the low concentration impurity region 108 and the high concentration impurity region 110 overlap each other is formed on the semiconductor substrate 101 of the peripheral circuit region B. The second junction 60 serves as a source and a drain of the peripheral circuit region B. FIG.
도 1, 도 2(c) 및 도 3(c)를 참조하면, 전체 구조 상부에 제 2 절연막(111)을 형성한 후 리소그라피 공정 및 식각 공정으로 셀 영역(A)에만 제 2 절연막(111)이 잔류되도록 하고, 나머지 지역의 제 2 절연막(111)은 제거되도록 한다. 제 2 절연막(111)은 산화막 또는 절연막, 그리고 이들을 조합하여 형성한다. 전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 제 2 절연막(111)이 형성되지 않은 주변 회로 영역(B)의 제 2 접합부(60) 상부에 살리사이드(salicide)막(112)을 형성하고 미반응 금속층을 제거한다. 이후 전체 구조 상부에 층간 절연막(113)을 형성한 후 후속 공정을 실시한다.1, 2 (c) and 3 (c), after the second insulating film 111 is formed on the entire structure, the second insulating film 111 is formed only in the cell region A by a lithography process and an etching process. Is left and the second insulating film 111 in the remaining area is removed. The second insulating film 111 is formed by an oxide film or an insulating film and a combination thereof. After the metal layer is formed over the entire structure, a heat treatment process is performed to form a salicide layer 112 on the second junction 60 of the peripheral circuit region B in which the second insulating layer 111 is not formed. And remove the unreacted metal layer. Thereafter, an interlayer insulating layer 113 is formed on the entire structure, and then a subsequent process is performed.
상기와 같이 종래의 제 1 실시 예에 따른 마스크 롬의 제조 방법에 의하면 워드라인의 저항을 낮추기 위해 폴리실리콘막과 텅스텐 실리사이드막이 적층된 폴리사이드 구조로 워드라인 및 게이트 전극을 형성하고, 주변 회로 영역과 주변 회로 영역의 반도체 기판상에만 살리사이드막을 형성한다. 그런데, 이렇게 하면 듀얼 폴리실리콘 구조를 채택하기 어렵게 되어 주변 회로 영역의 트랜지스터의 특성을악화시킨다. 그리고, 서브쿼터 마이크론 소자(sub-quarter micron device)의 경우 표면 채널(surface channel) 트랜지스터를 사용해야 하는데, 상기의 경우 매립 채널 트랜지스터를 사용해야 한다.As described above, according to the manufacturing method of the mask ROM according to the first exemplary embodiment, the word line and the gate electrode are formed in a polyside structure in which a polysilicon layer and a tungsten silicide layer are laminated in order to lower the resistance of the word line, and the peripheral circuit region. And a salicide film are formed only on the semiconductor substrate in the peripheral circuit region. However, this makes it difficult to adopt the dual polysilicon structure, which deteriorates the characteristics of the transistors in the peripheral circuit area. In the case of a sub-quarter micron device, a surface channel transistor should be used, in which case a buried channel transistor should be used.
도 1은 일반적인 마스크 롬의 레이아웃이고, 도 4는 종래의 제 2 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 X-X' 라인을 따라 절취한 상태의 단면도이며, 도 5는 종래의 제 2 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 Y-Y' 라인을 따라 절취한 상태의 단면도이다. 이는 셀 영역의 워드라인을 살리사이드화하는 경우를 나타내었으며, 이 경우에 비트라인이 단락되는 것을 보여준다.FIG. 1 is a layout of a general mask ROM, and FIG. 4 is a cross-sectional view taken along the line XX 'of FIG. 1 to explain a method of manufacturing a mask ROM according to a second embodiment of the present invention. FIG. 1 is a cross-sectional view taken along the line YY ′ of FIG. 1 to explain a method of manufacturing a mask ROM according to the second embodiment. This shows a case where the word line of the cell region is salicided, in which case the bit line is shorted.
도 1, 도 4 및 도 5를 참조하면, 반도체 기판(10 및 201)상의 소정 영역에 소자 분리막(20 및 202)을 형성하여 셀 영역(A)과 주변 회로 영역(B) 또는 로직 영역을 확정한다. 이온 주입 공정을 실시하여 셀 영역(A)의 소정 영역에 다수의 제 1 접합부(203)를 형성한다. 제 1 접합부(30 및 203)는 수평 방향으로 소정 간격 이격되어 형성되며, 셀의 소오스 및 드레인 역할을 하고, 비트라인으로 사용된다. 그리고, 열처리 공정 또는 산화 공정을 실시하여 제 1 접합부(30 및 203)의 특성을 향상시킨다. 이후 전체 구조 상부에 게이트 산화막(204) 및 폴리실리콘막(205)을 순차적으로 형성한다. 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(205) 및 게이트 산화막(204)을 식각하여 셀 영역(A)에 다수의 워드라인(40)과 주변 회로 영역(B)에 게이트 전극(50)을 각각 형성한다. 이때, 셀영역(A)의 워드라인(40)은 소정의 간격으로 이격되어 형성되어 제 1 접합부(30 및 203)와 직교하도록 형성되고, 소자 분리막(20 및 202)과 일부 중첩되도록 형성된다. 또한, 주변 회로 영역(B)의 게이트 전극(50)은 셀 영역(A)의 제 1 접합부(30 및 203)와 수평 방향으로 형성된다. 그리고, 주변 회로 영역(B)의 반도체 기판(201)상에 에 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역(206)을 형성한다. 셀 영역(A)의 워드라인(40) 측벽 및 주변 회로 영역(B)의 게이트 전극(50) 측벽에 스페이서(207)를 형성한다. 그리고, 주변 회로 영역(B)의 반도체 기판(201)상에 고농도 불순물 이온 주입 공정을 실시하여 고농도 불순물 영역(208)을 형성한다. 이에 의해 주변 회로 영역(B)의 반도체 기판(201)상에 저농도 불순물 영역(206)과 고농도 불순물 영역(208)이 중첩된 제 2 접합부(60)가 형성된다. 제 2 접합부(60)는 주변 회로 영역(B)의 소오스 및 드레인으로 작용한다. 전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 셀 영역(A)의 워드라인(40) 상부 및 반도체 기판(201) 상부, 그리고 주변 회로 영역(B)의 게이트 전극(50) 상부 및 제 2 접합부(60) 상부에 살리사이드막(209)을 형성하고 미반응 금속층을 제거한다. 즉, 살리사이드막(209)은 셀 영역(A) 뿐만 아니라 주변 회로 영역(B)의 도전층 상부에 형성된다. 한편, 금속층으로는 Ti, Ni, Co, Ta중 어느 하나를 사용한다. 이후 전체 구조 상부에 층간 절연막(210)을 형성한 후 후속 공정을 실시한다.1, 4, and 5, device isolation layers 20 and 202 are formed in predetermined regions on semiconductor substrates 10 and 201 to determine cell regions A, peripheral circuit regions B, or logic regions. do. An ion implantation process is performed to form a plurality of first junctions 203 in a predetermined region of the cell region A. FIG. The first junctions 30 and 203 are formed spaced apart by a predetermined interval in the horizontal direction, serve as a source and a drain of the cell, and are used as bit lines. Then, a heat treatment step or an oxidation step is performed to improve the characteristics of the first junctions 30 and 203. Thereafter, the gate oxide film 204 and the polysilicon film 205 are sequentially formed on the entire structure. The polysilicon layer 205 and the gate oxide layer 204 are etched by a lithography process and an etching process using a predetermined mask to form a plurality of word lines 40 in the cell region A and gate electrodes in the peripheral circuit region B. 50) are formed respectively. In this case, the word lines 40 of the cell region A are formed to be spaced apart at predetermined intervals so as to be orthogonal to the first junctions 30 and 203, and partially overlap the device isolation layers 20 and 202. In addition, the gate electrode 50 of the peripheral circuit region B is formed in the horizontal direction with the first junctions 30 and 203 of the cell region A. FIG. A low concentration impurity ion implantation process is performed on the semiconductor substrate 201 in the peripheral circuit region B to form the low concentration impurity region 206. Spacers 207 are formed on the sidewalls of the word line 40 of the cell region A and the sidewalls of the gate electrode 50 of the peripheral circuit region B. A high concentration impurity ion implantation process is performed on the semiconductor substrate 201 in the peripheral circuit region B to form the high concentration impurity region 208. As a result, a second junction 60 in which the low concentration impurity region 206 and the high concentration impurity region 208 overlap with each other is formed on the semiconductor substrate 201 of the peripheral circuit region B. As shown in FIG. The second junction 60 serves as a source and a drain of the peripheral circuit region B. FIG. After the metal layer is formed over the entire structure, heat treatment is performed to form the word line 40 in the cell region A, the semiconductor substrate 201, and the gate electrode 50 and the peripheral circuit region B. The salicide layer 209 is formed on the junction 60 and the unreacted metal layer is removed. That is, the salicide film 209 is formed not only on the cell region A but also on the conductive layer of the peripheral circuit region B. On the other hand, any one of Ti, Ni, Co, and Ta is used as the metal layer. Thereafter, an interlayer insulating film 210 is formed on the entire structure, and then a subsequent process is performed.
상기한 바와 같이 종래의 마스크 롬 제조 방법의 제 2 실시 예에 의하면 셀영역의 반도체 기판 상부에 살리사이드막이 형성되기 때문에 매립 비트라인 사이의 단락을 피할 수 없다. 한편, 이 방법은 셀 영역의 워드라인에 실리사이드 구조를 채택하지 않으면 라인 저항이 증가하여 소자의 특성이 열화되고 고속 동작을 하지 못하게 되며 집적도의 감소를 초래하게 된다.As described above, according to the second exemplary embodiment of the conventional mask ROM manufacturing method, since the salicide layer is formed on the semiconductor substrate in the cell region, a short circuit between the buried bit lines may not be avoided. On the other hand, if the silicide structure is not adopted in the word line of the cell region, this method increases the line resistance, thereby deteriorating device characteristics, preventing high-speed operation, and reducing integration.
도 1은 일반적인 마스크 롬의 레이아웃이고, 도 6(a) 내지 도 6(c)는 종래의 제 3 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 X-X' 라인을 따라 절취한 상태의 단면도이며, 도 7(a) 내지 도 7(c)은 종래의 제 3 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 Y-Y' 라인을 따라 절취한 상태의 단면도이다. 이는 셀 영역의 워드라인 및 액티브, 그리고 주변 회로 영역등에 모두 살리사이드막을 형성하는 방법이다.1 is a layout of a typical mask ROM, and FIGS. 6A to 6C are cut along the line XX 'of FIG. 1 to explain a method of manufacturing a mask ROM according to a third exemplary embodiment. 7 (a) to 7 (c) are cross-sectional views taken along the line YY 'of FIG. 1 to explain a method of manufacturing a mask ROM according to a third embodiment of the present invention. This is a method of forming a salicide film in all of the word line and active of the cell region, and the peripheral circuit region.
도 1, 도 6(a) 및 도 7(a)를 참조하면, 반도체 기판(10 및 301)상의 소정 영역에 소자 분리막(20 및 302)을 형성하여 셀 영역(A)과 주변 회로 영역(B) 또는 로직 영역을 확정한다. 전체 구조 상부에 게이트 산화막(303) 및 제 1 폴리실리콘막 (304)을 순차적으로 형성한다. 제 1 폴리실리콘막(304) 상부에 감광막(도시안됨)을 형성한 후 셀 영역(A)의 소정 영역을 노출시키는 마스크를 이용한 감광 및 현상 공정으로 패터닝한다. 패터닝된 감광막(도시안됨)을 마스크로 제 1 폴리실리콘막 (304)을 식각한다. 그리고, 이온 주입 공정을 실시하여 셀 영역(A)의 소정 영역에 다수의 제 1 접합부(30 및 305)를 형성한다. 이에 따라 제 1 폴리실리콘막(304)은 제 1 접합부(30 및 305)와 수평 방향으로 잔류하게 된다. 한편, 제 1 접합부(30 및305)는 수평 방향으로 소정의 간격으로 이격되어 형성되며, 셀의 소오스 및 드레인 역할을 하며, 비트라인으로 사용된다. 그리고, 전체 구조 상부에 제 2 폴리실리콘막 (306)을 형성한다.1, 6 (a) and 7 (a), the device isolation layers 20 and 302 are formed in predetermined regions on the semiconductor substrates 10 and 301 to form the cell region A and the peripheral circuit region B. Or confirm the logic area. The gate oxide film 303 and the first polysilicon film 304 are sequentially formed on the entire structure. After forming a photoresist film (not shown) on the first polysilicon film 304, patterning is performed by a photosensitive and developing process using a mask that exposes a predetermined region of the cell region A. FIG. The first polysilicon film 304 is etched using the patterned photoresist film (not shown) as a mask. Then, a plurality of first junctions 30 and 305 are formed in a predetermined region of the cell region A by performing an ion implantation process. Accordingly, the first polysilicon film 304 remains in the horizontal direction with the first junctions 30 and 305. Meanwhile, the first junctions 30 and 305 are formed to be spaced apart at predetermined intervals in the horizontal direction, serve as source and drain of the cell, and used as bit lines. Then, a second polysilicon film 306 is formed over the entire structure.
도 1, 도 6(b) 및 도 7(b)를 참조하면, 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 폴리실리콘막(306) 및 제 1 폴리실리콘막(304)을 식각하여 셀 영역(A)에 워드라인(40)을 형성하고, 주변 회로 영역(B)에 게이트 전극(50)을 형성한다. 여기서, 셀 영역(A)의 워드라인(40)은 소정의 간격으로 이격되어 제 1 접합부(30 및 305)와 직교하도록 형성되고, 소자 분리막(20 및 302)과 일부 중첩되어 형성된다. 또한, 주변 회로 영역(B)의 게이트 전극(50)은 셀 영역(A)의 제 1 접합부(30 및 305)와 수평 방향으로 형성된다. 한편, 셀 영역(A)의 워드라인(40)을 형성할 때 제 1 폴리실리콘막(304)이 형성되지 않은 지역, 즉 제 1 접합부(30 및 305)가 형성된 반도체 기판(10 및 301)이 식각되고, 제 1 폴리실리콘막(304)이 형성된 지역은 게이트 산화막(303)이 잔류하게 되어 이후 살리사이드막을 형성하는 공정에서 살리사이드가 형성되지 못하도록 하는 장벽층 역할을 한다. 그리고, 주변 회로 영역(B)의 반도체 기판(301)상에 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역(307)을 형성한다. 셀 영역(A)의 워드라인(40) 측벽 및 주변 회로 영역(B)의 게이트 전극(50) 측벽에 스페이서(308)를 형성한다. 그리고, 주변 회로 영역(B)의 반도체 기판(301)상에 고농도 불순물 이온 주입 공정을 실시하여 고농도 불순물 영역(309)을 형성한다. 이에 의해 주변 회로 영역(B)의 반도체 기판(301)상에 저농도 불순물 영역(307)과 고농도 불순물 영역(309)이 중첩된제 2 접합부(60)가 형성된다. 제 2 접합부(60)는 주변 회로 영역(B)의 소오스 및 드레인으로 작용한다.1, 6 (b) and 7 (b), the second polysilicon layer 306 and the first polysilicon layer 304 are etched by a lithography process and an etching process using a predetermined mask. The word line 40 is formed in the region A, and the gate electrode 50 is formed in the peripheral circuit region B. Here, the word line 40 of the cell region A is formed to be orthogonal to the first junctions 30 and 305 at predetermined intervals, and partially overlaps the device isolation layers 20 and 302. In addition, the gate electrode 50 of the peripheral circuit region B is formed in the horizontal direction with the first junctions 30 and 305 of the cell region A. FIG. In the meantime, when the word line 40 of the cell region A is formed, an area where the first polysilicon film 304 is not formed, that is, the semiconductor substrates 10 and 301 on which the first junctions 30 and 305 are formed is formed. The region where the first polysilicon layer 304 is etched is formed to serve as a barrier layer that prevents the formation of the salicide in the process of forming the salicide layer after the gate oxide layer 303 remains. A low concentration impurity ion implantation process is performed on the semiconductor substrate 301 in the peripheral circuit region B to form the low concentration impurity region 307. Spacers 308 are formed on the sidewalls of the word line 40 of the cell region A and the sidewalls of the gate electrode 50 of the peripheral circuit region B. A high concentration impurity ion implantation process is performed on the semiconductor substrate 301 in the peripheral circuit region B to form the high concentration impurity region 309. As a result, a second junction 60 in which the low concentration impurity region 307 and the high concentration impurity region 309 overlap with each other is formed on the semiconductor substrate 301 of the peripheral circuit region B. As shown in FIG. The second junction 60 serves as a source and a drain of the peripheral circuit region B. FIG.
도 1, 도 6(c) 및 도 7(c)를 참조하면, 전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 게이트 산화막(303)이 잔류하지 않는 셀 영역(A)의 워드라인(40) 상부 및 주변 회로 영역(B)의 게이트 전극(50) 상부에 살리사이드막 (310)을 형성하고 미반응 금속층을 제거한다. 금속층으로는 Ti, Ni, Co, Ta중 어느 하나를 사용한다. 이후 전체 구조 상부에 층간 절연막(311)을 형성한 후 후속 공정을 실시한다.Referring to FIGS. 1, 6 (c) and 7 (c), after forming a metal layer on an entire structure, a heat treatment process is performed to form a word line of a cell region A in which a gate oxide layer 303 does not remain. 40) The salicide layer 310 is formed on the gate electrode 50 in the upper and peripheral circuit regions B and the unreacted metal layer is removed. As the metal layer, any one of Ti, Ni, Co, and Ta is used. Thereafter, an interlayer insulating layer 311 is formed on the entire structure, and then a subsequent process is performed.
상기한 바와 같은 종래의 제 3 실시 예에 따른 마스크 롬의 제조 방법은 현실적으로 구현되기 매우 어려운 사항을 포함하고 있다. 우선, 제 1 폴리실리콘막 하부의 게이트 산화막은 워드라인 및 게이트 전극을 패터닝하기 위한 식각 공정에서 전혀 식각되지 않아야 하는데, 이는 현실적으로 불가능하다. 그리고, 전혀 식각되지 않는다고 하더라도 이 두께(약 20∼50Å)는 살리사이드막의 형성을 방지하는 절연막으로 사용하기엔 너무 얇은 두께이다. 또한, 잔류하는 산화막이 살리사이드막의 형성을 방지하는 절연막의 역할을 충분히 수행한다고 가정하면 주변 회로 영역 또는 로직 영역의 활성 영역에도 살리사이드막의 형성을 방지하는 절연막으로 작용하게 되어 셀 영역의 제 1 접합부 상부 및 주변 회로 영역의 게이트 전극 상부에만 살리사이드막이 형성된다. 한편, 셀 영역에서 매립 비트라인, 즉 제 1 접합부는 분리되어 있기 때문에 살리사이드막의 형성 여부가 중요한 곳은 아니다. 따라서, 셀 영역에서는 워드라인 상부만 살리사이드막이 형성되면 되고, 주변 회로 영역 및 로직 영역에서는 소자 분리 영역을 제외한 모든 곳에서 살리사이드막이 형성되어야 하지만, 제 3 실시 예는 이와는 거리가 멀다.As described above, the method of manufacturing the mask ROM according to the third exemplary embodiment includes matters that are very difficult to be realized in reality. First, the gate oxide film under the first polysilicon film should not be etched at all in the etching process for patterning the word line and the gate electrode, which is practically impossible. And even if it is not etched at all, this thickness (about 20-50 micrometers) is too thin to use as an insulating film which prevents formation of a salicide film. In addition, assuming that the remaining oxide film sufficiently serves as an insulating film for preventing the formation of the salicide film, the first junction portion of the cell region may serve as an insulating film for preventing the formation of the salicide film in the active region of the peripheral circuit region or the logic region. The salicide film is formed only on the gate electrode in the upper and peripheral circuit regions. On the other hand, since the buried bit line, i.e., the first junction portion, is separated in the cell region, it is not important to form a salicide film. Therefore, the salicide layer needs to be formed only on the word line in the cell region, and the salicide layer should be formed in all areas except the device isolation region in the peripheral circuit region and the logic region. However, the third embodiment is far from this.
본 발명의 목적은 마스크 롬 전체에 실리사이드막을 형성할 수 있어 워드라인 저항을 낮출 수 있고 고속 동작을 용이하게 할 수 있는 마스크 롬의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a mask rom that can form a silicide film over the entire mask rom, thereby lowering word line resistance and facilitating high speed operation.
본 발명의 다른 목적은 소자 전체적으로 실리사이드막을 형성하면서도 셀 영역의 비트라인 사이의 단락을 방지할 수 있는 마스크 롬의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a mask ROM capable of preventing a short circuit between bit lines of a cell region while forming a silicide film as a whole of the device.
도 1은 종래의 마스크 롬의 레이아웃.1 is a layout of a conventional mask ROM.
도 2(a) 내지 도 2(c)는 종래의 제 1 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 X-X' 라인을 따라 절취한 상태의 단면도.2 (a) to 2 (c) are cross-sectional views taken along the line X-X 'of FIG. 1 to illustrate a method of manufacturing a mask ROM according to a first embodiment of the present invention.
도 3(a) 내지 도 3(c)는 종래의 제 1 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 Y-Y' 라인을 따라 절취한 상태의 단면도.3 (a) to 3 (c) are cross-sectional views taken along the line Y-Y 'of FIG. 1 to illustrate a method of manufacturing a mask ROM according to a first embodiment of the present invention.
도 4는 종래의 제 2 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 X-X' 라인을 따라 절취한 상태의 단면도.4 is a cross-sectional view taken along the line X-X 'of FIG. 1 to explain a method of manufacturing a mask ROM according to a second embodiment of the present invention.
도 5는 종래의 제 2 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 Y-Y' 라인을 따라 절취한 상태의 단면도.5 is a cross-sectional view taken along the line Y-Y 'of FIG. 1 to explain a method of manufacturing a mask ROM according to a second embodiment of the present invention.
도 6(a) 내지 도 6(c)는 종래의 제 3 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 X-X' 라인을 따라 절취한 상태의 단면도.6 (a) to 6 (c) are cross-sectional views taken along the line X-X 'of FIG. 1 to illustrate a method of manufacturing a mask ROM according to a third embodiment of the present invention.
도 7(a) 내지 도 7(c)는 종래의 제 3 실시 예에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 Y-Y' 라인을 따라 절취한 상태의 단면도.7 (a) to 7 (c) are cross-sectional views taken along the line Y-Y 'of FIG. 1 to explain a method of manufacturing a mask ROM according to a third embodiment of the present invention.
도 8은 본 발명에 따른 마스크 롬의 레이아웃.8 is a layout of a mask ROM in accordance with the present invention.
도 9(a) 내지 도 9(c)는 본 발명에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 X-X' 라인을 따라 절취한 상태의 단면도.9 (a) to 9 (c) are cross-sectional views taken along the line X-X 'of FIG. 1 to illustrate a method of manufacturing a mask rom according to the present invention.
도 10(a) 내지 도 10(c)는 본 발명에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 1의 Y-Y' 라인을 따라 절취한 상태의 단면도.10 (a) to 10 (c) are cross-sectional views taken along the line Y-Y 'of FIG. 1 to illustrate a method of manufacturing a mask rom according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
A : 셀 영역 B : 주변 회로 영역A: cell area B: peripheral circuit area
10 및 100 : 반도체 기판 20 및 200 : 소자 분리막10 and 100: semiconductor substrate 20 and 200: device isolation film
30 및 300 : 제 1 접합부(비트라인)30 and 300: first junction (bitline)
40 및 400 : 워드라인 50 및 500 : 게이트 전극40 and 400: wordlines 50 and 500: gate electrodes
60 및 600 : 제 2 접합부60 and 600: second junction
본 발명에 따른 마스크 롬은 반도체 기판의 소정 영역에 형성되어 셀 영역과 주변 회로 영역을 확정하는 제 1 소자 분리막과, 상기 셀 영역의 반도체 기판의 소정 영역에 일정한 패턴으로 다수 형성되는 제 2 소자 분리막과, 상기 제 2 소자 분리막이 형성되지 않은 상기 셀 영역의 반도체 기판에 일정한 간격으로 이격되어 형성된 제 1 접합부과, 상기 제 2 소자 분리막이 형성되지 않은 상기 셀 영역의 반도체 기판 상부에 일정한 간격으로 이격되어 형성되며, 상기 제 1 접합부와 직교하도록 형성된 워드라인과, 상기 주변 회로 영역의 상기 반도체 기판 상부의 소정 영역에 상기 셀 영역의 상기 제 1 접합부와 동일 방향으로 형성된 게이트 전극과, 상기 주변 회로 영역의 상기 반도체 기판상의 소정 영역에 상기 게이트 전극과 동일 방향으로 형성된 제 2 접합부를 포함하여 이루어진 것을 특징으로 한다.The mask ROM according to the present invention includes a first device isolation film formed in a predetermined region of a semiconductor substrate to determine a cell region and a peripheral circuit region, and a plurality of second device isolation films formed in a predetermined pattern in a predetermined region of the semiconductor substrate of the cell region. And a first junction formed to be spaced apart at regular intervals from the semiconductor substrate in the cell region in which the second device isolation layer is not formed, and spaced apart from the semiconductor substrate in the cell region in which the second device isolation layer is not formed at regular intervals. A word line formed to be orthogonal to the first junction portion, a gate electrode formed in a predetermined region above the semiconductor substrate of the peripheral circuit region in the same direction as the first junction portion of the cell region, and the peripheral circuit region. A second contact formed in a predetermined region on the semiconductor substrate in the same direction as the gate electrode Characterized in that made in comprising: a.
또한, 본 발명에 따른 마스크 롬 제조 방법은 반도체 기판상의 소정 영역에 셀 영역과 주변 회로 영역을 확정하는 제 1 소자 분리막을 형성하고, 상기 셀 영역의 소정 영역에 일정한 패턴으로 제 2 소자 분리막을 형성하는 단계와, 상기 셀 영역의 소정 영역에 불순물 이온 주입 공정을 실시하여 상기 셀 영역의 반도체 기판상에 일정 간격으로 이격된 다수의 제 1 접합부를 형성하는 단계와, 전체 구조 상부에 게이트 산화막 및 폴리실리콘막을 형성한 후 패터닝 공정을 실시하여 상기 셀 영역에 다수의 워드라인을 형성하고, 상기 주변 회로 영역에 게이트 전극을 형성하는 단계와, 상기 주변 회로 영역의 반도체 기판상에 이온 주입 공정을 실시하여 제 2 접합부를 형성하는 단계와, 전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 상기 셀 영역의 워드라인 상부 및 제 1 접합부 상부, 그리고 상기 주변 회로 영역의 게이트 전극 상부 및 제 2 접합부 상부에 살리사이드막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, the mask ROM manufacturing method according to the present invention forms a first device isolation film to determine the cell region and the peripheral circuit region in a predetermined region on the semiconductor substrate, and to form a second device isolation film in a predetermined pattern in the predetermined region of the cell region. Performing impurity ion implantation in a predetermined region of the cell region to form a plurality of first junctions spaced at regular intervals on the semiconductor substrate of the cell region; After the silicon film is formed, a patterning process is performed to form a plurality of word lines in the cell region, a gate electrode is formed in the peripheral circuit region, and an ion implantation process is performed on the semiconductor substrate in the peripheral circuit region. Forming a second junction, forming a metal layer on the entire structure, and then performing a heat treatment process to form the cell junction. The upper word line and a first upper abutment, and characterized in that made in a step of forming a film side raised to the upper gate electrode and a second upper joining portion of the peripheral circuit region.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to fully inform the scope of the invention. In addition, in the drawings, like reference numerals refer to like elements.
도 8은 본 발명에 따른 NOR형 셀 마스크 롬의 레이아웃이고, 도 9(a) 내지 도 9(c)는 본 발명에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 8의 X-X' 라인을 따라 절취한 상태의 단면도이며, 도 10(a) 내지 도 10(c)는 본 발명에 따른 마스크 롬의 제조 방법을 설명하기 위해 도 8의 Y-Y' 라인을 따라 절취한 상태의 단면도이다.FIG. 8 is a layout of a NOR cell mask ROM according to the present invention, and FIGS. 9A to 9C are cut along the line XX ′ of FIG. 8 to explain a method of manufacturing a mask ROM according to the present invention. 10 (a) to 10 (c) are cross-sectional views taken along the line YY 'of FIG. 8 to explain a method of manufacturing a mask rom according to the present invention.
도 1, 도 9(a) 및 도 10(a)를 참조하면, 반도체 기판(100 및 401)상의 소정 영역에 소자 분리막(200 및 402)을 형성하여 셀 영역(A)과 주변 회로 영역(B) 또는 로직 영역을 확정하는 동시에 셀 영역(A)의 소정 영역에도 소자 분리막(200 및 402)을 형성한다. 셀 영역(A)에 형성되는 소자 분리막(200 및 402)은 각각 수평으로 형성되는 워드라인(400) 및 비트라인(300) 사이에 이들이 직교하지 않는 셀 영역(A)의 반도체 기판(401)의 소정 영역에 형성된다. 소자 분리막(200 및 402)은 일반적으로 LOCOS 공정 또는 변형된(modified) LOCOS 공정을 사용하여 형성하며, 고집적 반도체 소자에서는 얕은 트렌치 소자 분리(shallow trench isolation; STI) 공정을 이용한다. 그리고, 전체 구조 상부에 감광막(도시안됨)을 형성한 후 셀 영역(A)의 소정 영역을 노출시키는 마스크를 이용한 감광 및 현상 공정으로 패터닝한다. 패터닝된 감광막(도시안됨)을 마스크로 이온 주입 공정을 실시하여 셀 영역(A)의 소정 영역에 다수의 제 1 접합부(403)를 형성한다. 제 1 접합부(300 및 403)는 셀 영역(A)의 소자 분리막(200 및 402)이 형성되지 않은 반도체 기판(100 및 401)상에 수평 방향으로 일정한 간격으로 이격되어 형성되고, 셀의 소오스 및 드레인으로 사용되며, 비트라인으로 사용된다. 한편, 제 1 접합부(300 및 403)는 N형 셀을 채택할 경우 As 또는 P를 5∼50keV의 에너지와 1E14∼1E16 정도의 양으로 이온 주입하고, P형 셀을 채택할 경우 B 또는 BF2를 5∼50keV의 에너지와 1E14∼1E16 정도의 양으로 이온 주입하여 형성한다. 그리고, 열처리 공정 또는 산화 공정을 실시하여 제 1 접합부(30 및 403)의 특성을 향상시킨다. 이후 전체 구조 상부에 게이트 산화막(404) 및 폴리실리콘막(405)을 순차적으로 형성한다. 게이트 산화막(404)은 이후 공정에서 듀얼 게이트 폴리실리콘막을 형성하는 경우 NO 또는 N2O가 함유되도록 하여 P형 게이트에서의 붕소 침투를 억제한다.1, 9 (a) and 10 (a), the device isolation layers 200 and 402 are formed in predetermined regions on the semiconductor substrates 100 and 401 to form the cell region A and the peripheral circuit region B. Alternatively, the device isolation layers 200 and 402 are formed in a predetermined region of the cell region A while determining the logic region. The device isolation layers 200 and 402 formed in the cell region A may be formed in the semiconductor substrate 401 of the cell region A in which they are not orthogonal between the word lines 400 and the bit lines 300 formed horizontally, respectively. It is formed in a predetermined area. The device isolation layers 200 and 402 are generally formed using a LOCOS process or a modified LOCOS process, and a shallow trench isolation (STI) process is used in a highly integrated semiconductor device. Then, a photoresist film (not shown) is formed on the entire structure, and then patterned by a photosensitive and developing process using a mask that exposes a predetermined region of the cell region A. FIG. An ion implantation process is performed using the patterned photoresist (not shown) as a mask to form a plurality of first junctions 403 in a predetermined region of the cell region A. FIG. The first junctions 300 and 403 are formed on the semiconductor substrates 100 and 401 on which the device isolation layers 200 and 402 of the cell region A are not formed, and are spaced apart at regular intervals in the horizontal direction. Used as a drain, used as a bit line. On the other hand, the first junctions 300 and 403 ion implant As or P in an amount of 5 to 50 keV and an amount of about 1E14 to 1E16 when the N-type cell is adopted, and B or BF 2 when the P-type cell is adopted. Is formed by ion implantation in an energy of 5 to 50 keV and an amount of about 1E14 to 1E16. Then, a heat treatment step or an oxidation step is performed to improve the characteristics of the first junctions 30 and 403. Thereafter, the gate oxide film 404 and the polysilicon film 405 are sequentially formed on the entire structure. The gate oxide film 404 suppresses boron penetration in the P-type gate by allowing NO or N 2 O to be contained when the dual gate polysilicon film is formed in a subsequent process.
도 8, 도 9(b) 및 도 10(b)를 참조하면, 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(405) 및 게이트 산화막(404)을 식각하여 셀 영역(A)에 다수의 워드라인(400)과 주변 회로 영역(B)에 게이트 전극(500)을 각각 형성한다. 이때, 셀 영역(A)의 워드라인(400)은 소자 분리막(402)이 형성되지 않은 셀 영역(A)에 소정의 간격으로 이격되어 제 1 접합부(300 및 403)와 직교하도록 형성되고, 셀 영역(A)과 주변 회로 영역(B)을 격리하기 위한 소자 분리막(200 및 402)과 일부 중첩되도록 형성된다. 또한, 주변 회로 영역(B)의 게이트 전극(500)은 셀 영역(A)의 제 1 접합부(300 및 403)와 수평 방향으로 형성된다. 그리고, 주변 회로 영역(B)의 반도체 기판(401)상에 저농도 불순물 이온 주입 공정을 실시하여 저농도 불순물 영역(406)을 형성한다. 셀 영역(A)의 워드라인(400) 측벽 및 주변회로 영역(B)의 게이트 전극(500) 측벽에 스페이서(407)를 형성한다. 그리고, 주변 회로 영역(B)의 반도체 기판(201)상에 고농도 불순물 이온 주입 공정을 실시하여 고농도 불순물 영역(408)을 형성한다. 이에 의해 주변 회로 영역(B)의 반도체 기판(401)상에 저농도 불순물 영역(406)과 고농도 불순물 영역(408)이 중첩된 제 2 접합부(600)가 형성된다. 제 2 접합부(600)는 주변 회로 영역(B)의 소오스 및 드레인으로 작용한다.8, 9 (b) and 10 (b), the polysilicon film 405 and the gate oxide film 404 are etched in the cell region A by a lithography process and an etching process using a predetermined mask. Gate electrodes 500 are formed in the plurality of word lines 400 and the peripheral circuit region B, respectively. In this case, the word line 400 of the cell region A is formed to be orthogonal to the first junctions 300 and 403 spaced apart at predetermined intervals from the cell region A in which the device isolation layer 402 is not formed. It is formed to partially overlap the device isolation layers 200 and 402 for isolating the region A and the peripheral circuit region B. In addition, the gate electrode 500 of the peripheral circuit region B is formed in the horizontal direction with the first junctions 300 and 403 of the cell region A. FIG. The low concentration impurity ion implantation process is performed on the semiconductor substrate 401 in the peripheral circuit region B to form the low concentration impurity region 406. Spacers 407 are formed on sidewalls of the word line 400 of the cell region A and sidewalls of the gate electrode 500 of the peripheral circuit region B. The high concentration impurity ion implantation process is performed on the semiconductor substrate 201 in the peripheral circuit region B to form the high concentration impurity region 408. As a result, a second junction 600 in which the low concentration impurity region 406 and the high concentration impurity region 408 overlap with each other is formed on the semiconductor substrate 401 of the peripheral circuit region B. The second junction 600 serves as a source and a drain of the peripheral circuit region B. FIG.
도 8, 도 9(c) 및 도 10(c)를 참조하면, 전체 구조 상부에 금속층을 형성한 후 열처리 공정을 실시하여 셀 영역(A)의 워드라인(400) 상부 및 제 1 접합부(300 및 403) 상부, 그리고 주변 회로 영역(B)의 게이트 전극(500) 상부 및 제 2 접합부(600) 상부에 살리사이드막(409)을 형성하고 미반응 금속층을 제거한다. 즉, 살리사이드막(409)은 셀 영역(A)이 노출된 반도체 기판(401)에 소자 분리막(200 및 402)이 형성되기 때문에 이 부분에는 형성되지 않고 나머지 도전체 영역에 형성된다. 한편, 금속층으로는 Ti, Ni, Co, Ta중 어느 하나를 사용한다. 이후 전체 구조 상부에 층간 절연막(410)을 형성한 후 후속 공정을 실시한다.Referring to FIGS. 8, 9 (c) and 10 (c), after forming a metal layer on the entire structure, a heat treatment process is performed to form an upper portion of the word line 400 and the first junction 300 of the cell region A. Referring to FIGS. And a salicide layer 409 is formed over the gate electrode 500 and over the second junction 600 in the peripheral circuit region B and the unreacted metal layer is removed. That is, since the isolation layers 200 and 402 are formed in the semiconductor substrate 401 where the cell region A is exposed, the salicide film 409 is not formed in this portion but in the remaining conductor region. On the other hand, any one of Ti, Ni, Co, and Ta is used as the metal layer. Thereafter, an interlayer insulating film 410 is formed on the entire structure, and then a subsequent process is performed.
상술한 바와 같이 본 발명에 의하면 셀 영역의 워드라인 또는 비트라인이 형성되지 않는 반도체 기판에 소자 분리막을 형성함으로써 셀 영역의 비트라인의 단락을 발생시키지 않으면서 워드라인 및 비트라인에 살리사이드막을 형성할 수 있기 때문에 워드라인 저항을 낮출 수 있어 신호 지연을 급격히 감소시킬 수 있고, 공유워드라인 수를 증가시켜 집적도를 증가시킬 수 있다. 또한, 셀 영역 뿐만 아니라 주변 회로 영역 및 로직 영역에 추가 공정없이 살리사이드막을 형성할 수 있다. 따라서, 본 발명은 단품 마스크 롬 메모리 뿐만 아니라 임베디드(embedded) 마스크 롬 제조시 소자의 성능 저하없이 롬을 실장할 수 있다.As described above, according to the present invention, by forming an isolation layer in a semiconductor substrate in which a word line or a bit line of a cell region is not formed, a salicide layer is formed in a word line and a bit line without generating a short circuit of the bit line of the cell region. Because of this, the word line resistance can be lowered, which can drastically reduce the signal delay and increase the density by increasing the number of shared word lines. In addition, the salicide layer may be formed not only in the cell region but also in the peripheral circuit region and the logic region without further processing. Therefore, the present invention can mount the ROM without degrading the performance of the device when manufacturing the embedded mask ROM as well as a single mask ROM memory.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0068676A KR100469334B1 (en) | 2002-11-07 | 2002-11-07 | MASK ROM and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0068676A KR100469334B1 (en) | 2002-11-07 | 2002-11-07 | MASK ROM and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040040526A KR20040040526A (en) | 2004-05-13 |
| KR100469334B1 true KR100469334B1 (en) | 2005-02-02 |
Family
ID=37337829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0068676A Expired - Fee Related KR100469334B1 (en) | 2002-11-07 | 2002-11-07 | MASK ROM and method of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100469334B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698064B1 (en) * | 2004-12-30 | 2007-03-23 | 동부일렉트로닉스 주식회사 | Mask Rom and Method for Making the Same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259410A (en) * | 1992-03-13 | 1993-10-08 | Toshiba Corp | Mask rom |
| JPH08321593A (en) * | 1995-05-26 | 1996-12-03 | Ricoh Co Ltd | Read only memory and fabrication thereof |
| KR20010084242A (en) * | 2000-02-24 | 2001-09-06 | 윤종용 | Cell array region of NOR-type Mask ROM device and method for fabricating the same |
| KR20030054778A (en) * | 2001-12-26 | 2003-07-02 | 동부전자 주식회사 | Method for fabricating mask rom |
-
2002
- 2002-11-07 KR KR10-2002-0068676A patent/KR100469334B1/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR20030054778A (en) * | 2001-12-26 | 2003-07-02 | 동부전자 주식회사 | Method for fabricating mask rom |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040040526A (en) | 2004-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20021107 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040830 Patent event code: PE09021S01D |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20041006 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050118 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050121 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20050124 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20080102 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090102 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20091217 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20101217 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20111222 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20121210 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20121210 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20131217 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20131217 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20141222 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20141222 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20151217 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20161220 Year of fee payment: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20161220 Start annual number: 13 End annual number: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20171218 Year of fee payment: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20171218 Start annual number: 14 End annual number: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20181218 Year of fee payment: 15 |
|
| PR1001 | Payment of annual fee |
Payment date: 20181218 Start annual number: 15 End annual number: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20191217 Year of fee payment: 16 |
|
| PR1001 | Payment of annual fee |
Payment date: 20191217 Start annual number: 16 End annual number: 16 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210112 Start annual number: 17 End annual number: 17 |
|
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20221101 |