KR100466186B1

KR100466186B1 - 아이에스피피의엔에이엔디형반도체플래시메모리

Info

Publication number: KR100466186B1
Application number: KR1019970046302A
Authority: KR
Inventors: 겐시로 아라세
Original assignee: 소니 가부시끼 가이샤
Priority date: 1996-09-09
Filing date: 1997-09-09
Publication date: 2005-05-20
Anticipated expiration: 2017-09-09
Also published as: TW338165B; US5812457A; KR19980024440A

Abstract

고속으로 또한 정밀도가 높은 데이터프로그램이 가능하고, 또한 디스터브마진(disturb margin)이 큰 반도체 불휘발성 기억장치를 실현한다. 프로그램동작이 검증(verify)독출동작을 통하여 복수회의 프로그램동작을 반복하여 행함으로써 이루어지는 NAND형 플래시메모리에 있어서, 프로그램워드선전압 VPP1^∼VPPk 및 중간 금지전압 VM1^∼VMk이, 모두 프로그램횟수 k의 증가에 따라서 점증(漸增)하는 전압치로 설정되고, 또한 상기 중간금지전압의 프로그램횟수 증가마다의 각 전압점증치는, 상기 프로그램워드선전압의 프로그램횟수 증가마다의 각 전압점증치의 절반으로 설정된다. 이로써, 고속으로 정밀도가 높은 데이터프로그램이 가능하게 되고, 또한 디스터브마진의 악화를 제거할 수 있다.

Description

ISPP의 NAND형 반도체 플래시메모리

본 발명은, 전기적으로 프로그램가능한 반도체 불휘발성 기억장치에 관한 것이고, 특히 NAND형 플래시메모리 등과 같이 파울러 놀드하임 (Fowler-Nordheim)(이하 FN) 터널현상에 의하여 플로팅게이트에 전자를 주입하는 등에 의하여 데이터 프로그램을 행하는 반도체 불휘발성 기억장치에 있어서의 데이터프로그래밍 시스템 회로에 관한 것이다.

종래, EPROM, 플래시메모리 등의 반도체 불휘발성 기억장치에 있어서는, 채널 열전자(channel hot electron) (이하 CHE) 주입에 의하여 플로팅게이트에 전자를 주입하여 데이터의 프로그램을 행하는 NOR형의 반도체 불휘발성 기억장치가 주류였다.

그러나, 전술한 NOR형 반도체 불휘발성 기억장치에 있어서는, CHE데이터프로그램시에 대전류(大電流)를 필요로 하고, 이 전류를 칩내 승압회로로부터 공급하는 것은 어렵고, 금후 전원전압이 저전압화되는 경우, 단일 전원으로 동작시키는 것은 곤란하게 될 것으로 예상되고 있다.

또한, NOR형 반도체 불휘발성 기억장치에 있어서는, 상기 전류제한으로부터 바이트단위로, 즉 한번에 ～8개 정도의 메모리트랜지스터 밖에 병렬로 데이터프로그램을 행할 수 없으므로, 프로그램속도의 점에서 많은 제약이 있었다.

이상의 관점으로부터, FN터널현상에 의하여 플로팅게이트에 전자를 주입하는 등에 의하여 데이터의 프로그램을 행하는 반도체 불휘발성 기억장치, 예를 들면 NAND형 플래시메모리가 제안되어 있다.

도 1은 NAND형 플래시메모리에 있어서의 메모리어레이구조를 나타낸 도면이다.

도 1의 NAND형 플래시메모리는, 편의상, 1개의 비트선에 접속된 NAND열 1개에 4개의 메모리트랜지스터가 접속된 경우의, 메모리어레이를 나타낸 도면이다.

도 1에 있어서, BL은 비트선을 나타내고, 당해 비트선 BL에 2개의 선택트랜지스터 ST1, ST2, 및 4개의 메모리트랜지스터 MT1～MT4가 직렬접속된 NAND열이 접속된다.

선택트랜지스터 ST1, ST2는 각각 선택게이트선 SL1, SL2에 의하여 제어되고, 또 메모리트랜지스터 MT1～MT4는 각각 워드선 WL1～WL4에 의하여 제어된다.

이러한 NAND형 플래시메모리의 프로그램동작에 있어서는, 데이터프로그램시의 동작전류가 작으므로, 이 전류를 칩내 승압회로로부터 공급하는 것이 비교적 용이하고, 단일 전류로 동작시키기 쉽다고 하는 이점이 있다.

또한, NAND형 플래시메모리에 있어서는, 상기 동작전류의 우위성(優位性)으로부터 페이지단위로, 즉 선택하는 워드선에 접속된 메모리트랜지스터 일괄로 데이터프로그램을 행하는 것이 가능하고, 당연한 결과로서, 프로그램속도의 점에서 우위이다.

또한, 전술한 NAND형 플래시메모리에 있어서는, 프로세스불균일 등에 기인하여 메모리트랜지스터 사이에서 프로그램특성이 불균일해도, 프로그램동작이 검증독출동작(verify read operation)을 통하여 복수회의 프로그램동작을 반복하여 행함으로써 이루어지므로, 프로그램 임계전압 Vth의 불균일이 억제된다고 하는 이점이 있다.

즉, 선택하는 워드선에 접속된 메모리트랜지스터 일괄로 페이지프로그램을 행하는 경우, 페이지프로그램데이터를 비트선마다 데이터래치회로에 전송하고, 프로그램종료셀의 래치데이터를 순차 반전(反轉)하여 프로그램금지상태로 함으로써, 이른바 비트마다 검증동작이 행해지고, 과잉프로그램을 방지하여 프로그램 임계전압 Vth의 불균일이 억제된다.

그런데, 전술한 NAND형 플래시메모리는 이상 설명한 바와 같은 여러 가지의 이점을 갖지만, 다음의 문제점을 가진다.

즉, NAND형 플래시메모리의 데이터프로그램동작에 있어서, 프로세스불균일 등에 기인하는 프로그램특성의 불균일이 큰 경우에, 선택워드선에 접속된 메모리트랜지스터 사이에서 프로그램속도의 차가 커지고, 프로그램/검증(verify)횟수가 증대하여, 프로그램속도가 제한된다고 하는 문제가 있다.

이것은, 프로세스불균일 등에 기인하는 프로그램속도의 불균일은, 선택워드선내의 메모리트랜지스터 사이에서, 경험적으로 대략 ～2오더 정도의 프로그램시간차가 나게 되므로, 종래의 동일 펄스전압치, 동일 펄스시간폭의 단순프로그램펄스의 반복인가방식에서는, 프로그램/검증횟수도 ～100회 정도 행할 필요가 있기 때문이다.

이와 같은 경우, 실질적 프로그램전압 인가시간보다, 오히려 프로그램동작/검증독출동작의 전압전환에 요하는 시간이 지배적으로 되어, 실질적으로 프로그램 속도가 저하된다.

이러한 문제를 회피하기 위해서는, 프로그램/검증횟수를 최대한으로도 ～10회 정도로 억제하여 데이터프로그램을 행할 필요가 있다.

그러나, 종래의 동일 펄스전압치, 동일 펄스시간폭의 단순프로그램펄스의 반복인가방식으로 이것을 실행하는데는, 펄스전압치를 약간 강하게 한 프로그램펄스를 인가할 필요가 있다. 이 경우, 가장 프로그램속도가 빠른 메모리트랜지스터가 과잉프로그램되어 프로그램 임계전압 Vth의 불균일이 증대된다고 하는 부작용을 초래한다.

전술한 문제점을 해결하여, 프로그램 임계전압 Vth의 불균일을 증대시키지 않고 프로그램/검증횟수를 억제할 수 있는 NAND형 플래시메모리의 새로운 프로그램방식이, 다음의 문헌에 개시(開示)되어 있다.

문헌 : "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme" '95 ISSCC p128～.

전술한 문헌에 개시된 데이터프로그램동작은, 선택워드선에 고전압의 프로그램워드선전압, 비트선에 기준비트선전압을 인가하여, 상기 프로그램워드선전압과 기준비트선전압과의 프로그램전압차에 의하여, 데이터프로그램을 행하는 NAND형 플래시메모리에 있어서, 프로그램동작이 검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행함으로써 이루어지고, 상기 프로그램워드선전압이 프로그램횟수의 증가에 따라서 점증(漸增)하는 방향으로 가변의 전압치로 설정됨으로써, 또 상기 기준비트선전압이 프로그램횟수에 관계없이 일정한 전압치로 설정됨으로써, 상기 프로그램전압차가 프로그램횟수의 증가에 따라서 점증하도록, 데이터의 프로그램을 행한다. 즉, Incremental Step Pulse Programming법 (이하 ISPP법)이라고 불리는 연유이다.

도 2는, 전술한 ISPP법에 의하여 NAND형 플래시메모리의 데이터프로그램을 행하는 경우의 타이밍차트를 나타낸 도면이다. 다음에, 도 2의 타이밍차트에 대하여, 순서에 따라서 설명한다.

먼저 시각 t1～t2의 사이는, 페이지데이터전송클록신호 øCL와 동기(同期)하여 페이지프로그램데이터를 각 비트선마다 배설된 데이터래치회로 1～m에 전송하는 단계이다.

다음에 시각 t2부터 시각 t4의 사이는, 1회째의 프로그램/검증동작을 행하는 단계이다.

즉 프로그램/검증제어신호 øP/R의 제어에 의하여, 선택워드선 WL에는 제1 프로그램워드선전압 VPP1 (14V)과 검증독출워드선전압 VR (1.5V)이 교호로 인가되고, 비선택워드선 WL에는 중간치의 프로그램금지전압 VW(8V)과 NAND열을 패스시키기 위한 독출전압 VCC (3.3V)이 교호로 인가된다. 또 프로그램메모리트랜지스터가 접속된 선택비트선 BL에는 기준비트선전압 GND (0V), 비프로그램메모리트랜지스터가 접속된 비선택비트선 BL에는 중간치의 프로그램금지전압 VM (8V)이 인가된다. 그 결과, 시각 t4까지에 제1회의 프로그램이 종료하고, 프로그램종료셀의 래치데이터는 반전하여 다음 회부터는 프로그램금지상태로 된다.

시각 t4～t6의 사이는, 제2회의 프로그램/검증동작을 행하는 단계이지만, 기본적으로는 제1회의 프로그램/검증동작과 동일하다. 상이한 점은, 제2번의 프로그램워드선전압 VPP2 (14.5V)가 제1 프로그램워드선전압 VPP1 (14V)보다 0.5V 증가되는 것이다.

시각 t6～t8의 사이는, 제3회의 프로그램/검증동작을 행하는 단계이고, 동일하게, 제3번의 프로그램워드선전압 VPP3 (15V)이 0.5V 증가된다.

최후에 시각 t9～t11의 사이는, 최종의 k회째(예를 들면 10회째)의 프로그램/검증동작을 행하는 단계이고, 제k번의 프로그램워드선전압 VPPk(18.5V)이 인가되어, 모든 프로그램이 종료하고, 그 후, 모든 데이터래치회로의 데이터가 하이 레벨로 된 것을 검출하여, 프로그램동작을 종료한다.

그리고, 프로그램횟수의 진행은, 항상 최종의 k회째 (예를 들면 10회째)까지 행해지는 것으로 한정하지 않고, 모든 데이터래치회로의 데이터가 하이레벨로 된 것을 검출하면, 자동적으로 종료한다.

이러한 ISPP법에 의한 데이터프로그램동작에 있어서는, 프로그램횟수의 증가에 따라서 메모리트랜지스터의 프로그램이 진행하여 임계전압 Vth이 상승해도, 이에 따른 플로팅게이트전위의 저하는 점증하는 프로그램워드전압에 의하여 보상되어, 메모리트랜지스터의 터널산화막에 인가되는 전계는 일정하게 유지된다.

따라서, 프로그램횟수의 증가에 관계없이 플로팅게이트에 주입되는 FN터널전류치는 항상 일정치에 유지되고, 프로그램횟수의 증가와 프로그램 임계전압 Vth의 상승치가 선형(線形)관계로 된다.

그 결과, 프로그램/검증횟수를 억제하면서, 정밀도가 높은 프로그램 임계전압 Vth의 제어가 가능하게 된다.

이에 대하여, 종래의 동일 펄스전압치, 동일 펄스시간폭의 단순프로그램펄스의 반복인가방식에 의한 데이터프로그램동작에 있어서는, 프로그램횟수의 증가에 따라서 메모리트랜지스터의 프로그램이 진행하여 임계전압 Vth이 상승한 경우, 이에 의하여 플로팅게이트전위가 저하되므로, 메모리트랜지스터의 터널산화막에 인가되는 전계는 감소한다.

따라서, 프로그램횟수의 증가에 따라서 플로팅게이트에 주입되는 FN터널전류치는 점차 감소하고, 프로그램횟수의 증가와 함께 프로그램 임계전압 Vth의 포화(飽和)현상이 현저하게 되고, 이론적으로는 프로그램횟수의 증가에 대한 프로그램 임계전압 Vth의 상승치가 대수(對數)관계로 된다.

그 결과, 프로그램/검증횟수를 억제하면서 정밀도가 높은 프로그램 임계전압 Vth의 제어가 곤란하고, 프로그램전압치를 높게 하면 과잉프로그램 등의 부작용을 초래한다.

전술한 ISPP법에 의한 데이터프로그램동작은, 프로그램/검증횟수의 억제와 정밀도가 높은 프로그램제어를 양립할 수 있는 점에서, 매우 우수한 프로그램방법이다. 그러나, 다음과 같은 문제점이 있다.

첫째, 상기 ISPP법에 의한 데이터프로그램동작에 있어서는, 프로그램횟수의 증가에 따라서 점증하는 방향으로 전압치가 단계적으로 변화하는 프로그램워드선전압을 발생할 필요가 있다.

이러한 프로그램워드선전압의 발생회로의 구체예가, 다음의 문헌에 개시되어 있다.

문헌 : IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL.30, NO.11, NOVEMBER 1995 p1152에 있어서의 Fig. 7의 회로예.

그러나, 상기 문헌에 개시된 프로그램워드선전압의 발생회로는, 프로그램워드선전압 자체가 ～20V 정도의 고전압을 필요로 하므로, 승압회로에 의하여 발생한 고전압원에 의하여 작성할 필요가 있고, 승압회로 및 전압치가 단계적으로 변화하는 프로그램워드선 전압발생수단의 구성이 간단하지는 않다.

둘째, 상기 ISPP법에 의한 데이터프로그램동작에 있어서는, 프로그램워드선전압만 전압치가 점증 변화하므로, 프로그램횟수의 증가에 따라서, 프로그램워드선전압, 기준비트선전압, 및 프로그램금지전압 사이의 전압밸런스가 변화하고, 그 결과, 비프로그램메모리트랜지스터에 대한 디스터브 마진(disturb margin)가 악화된다고 하는 문제가 있다.

예를 들면 전술한 도 2의 예에 있어서는, 프로그램횟수 (K = 1～10)의 진행에 따라서, 프로그램워드선전압은 VPP1～VPPk = 14V～18.5V로 점증 변화하지만, 기준비트선전압은 0V에, 프로그램금지전압은 8V에 고정된다.

따라서, 선택워드선과 선택비트선이 교차하는 위치에 있는 프로그램메모리트랜지스터에 인가되는 프로그램전압차는, 프로그램횟수의 진행에 따라서, 14V～18.5V로 점증 변화한다.

이에 대하여, 선택워드선과 비선택비트선이 교차하는 위치에 있는 비프로그램메모리트랜지스터에 인가되는 디스터브전압은, 프로그램횟수의 진행에 따라서, 6V로부터 10.5V로 점증 변화한다.

또, 비선택워드선과 선택비트선이 교차하는 위치에 있는 비프로그램메모리트랜지스터에 인가되는 디스터브전압은, 프로그램횟수의 진행에 관계없이, 일정한 8V이다.

일반적 NAND형 플래시메모리의 데이터프로그램동작에 있어서, 디스터브마진을 최대한 확보하기 위해서는, 전술한 2종류의 비프로그램메모리트랜지스터에 인가되는 디스터브전압이 프로그램메모리트랜지스터에 인가되는 프로그램전압차의 절반으로 되도록, 프로그램워드선전압, 기준비트선전압, 및 프로그램금지전압 사이의 전압밸런스를 최적 설정할 필요가 있다.

따라서, 전술한 도 2의 예에 있어서는, 2종류의 비프로그램메모리트랜지스터에 인가되는 디스터브전압을, 모두 프로그램횟수의 진행에 따라서 7V～9.25V로 점증 변화시키는 것이 이상적이다.

이상의 관점으로부터, 도 2의 종래예의 ISPP법에 의한 데이터프로그램동작에 있어서는, 다음과 같이 디스터브밸런스가 악화된다.

즉, 선택워드선과 비선택비트선이 교차하는 위치에 있는 비프로그램메모리트랜지스터에 인가되는 디스터브전압은, 프로그램횟수의 진행초기에 디스터브전압이 1V 정도만큼 이상치(理想値)보다 줄어들지만, 프로그램횟수의 진행종기(終期)에는 디스터브전압이 1.25V 정도만큼 이상치보다 커지게 된다.

이에 대하여, 비선택워드선과 선택비트선이 교차하는 위치에 있는 비프로그램메모리트랜지스터에 인가되는 디스터브전압은, 프로그램횟수의 진행초기에는 디스터브전압이 2V 정도만큼 이상치보다 커지게 되고, 프로그램횟수의 진행종기에는 디스터브전압이 2.5V 정도만큼 이상치보다 경감된다.

따라서, 전체적 디스터브의 강도는, 2종류의 디스터브모드의 보다 큰 쪽에서 결정되므로, 프로그램횟수의 진행초기에 디스터브전압이 2V 정도만큼 이상치보다 커지게 되고, 프로그램횟수의 진행종기에도 디스터브전압이 1.25V 정도만큼 이상치보다 커지게 된다.

이것은 디스터브시간으로 환산한 경우, 대략 1.5오더～3오더 정도나, 디스터브내성(耐性)이 악화되는 것이, 경험적으로 확인되어 있다.

본 발명은, 이러한 사정을 감안하여 이루어진 것이며, 그 제1의 목적은, 회로구성이 간단하고, 또한 ISPP법과 실질적으로 동일한 효과에 의하여, 고속으로 또한 정밀도가 높은 데이터프로그램을 행할 수 있는 반도체 불휘발성 기억장치를 실현하는 것에 있다.

본 발명의 제2의 목적은, ISPP법과 동일한 효율로 고속으로 또한 정밀도가 높은 데이터프로그램이 가능하고, 또한 ISPP법에 따른 디스터브마진의 악화를 제거할 수 있는 반도체 불휘발성 기억장치를 실현하는 것에 있다.

본 발명의 반도체 불휘발성 기억장치는, 행렬형으로 배치된 복수의 메모리트랜지스터를 가지고, 비트선에 상기 메모리트랜지스터의 직렬접속에 의하여 형성된 복수의 NAND열이 접속되고, 동일 행에 배치된 메모리트랜지스터가 워드선에 접속되고, 상기 메모리트랜지스터가 접속된 워드선에 고전압의 프로그램워드선전압, 비트선에 기준비트선전압을 인가하여 상기 프로그램워드선전압과 기준비트선전압과의 프로그램전압차에 의하여, 상기 메모리트랜지스터에 전기적으로 데이터프로그램을 행하는 NAND형의 반도체 불휘발성 기억장치로서, 검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단과, 상기 프로그램워드선전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 상기 기준비트선전압을 프로그램횟수의 증가에 따라서 점감(漸減)하는 방향으로 가변의 전압치로 설정하여, 상기 프로그램전압차를 프로그램횟수의 증가에 따라서 점증시키는 수단을 가진다.

따라서, 고전압의 프로그램워드선전압을 변경하지 않고 저전압의 기준비트선전압을 변경하여 ISPP법과 실질적으로 동일한 효과에 의하여, 고속으로 또한 정밀도가 높은 데이터프로그램을 행하는 것이 가능하다.

또한, 저전압의 기준비트선전압을 절감하기 위한 회로는, 고전압의 프로그램워드선전압을 점증하기 위한 회로보다, 훨씬 간단하게 구성할 수 있다.

또한, 본 발명의 NAND형 반도체 불휘발성 기억장치는, 행렬형으로 배치된 복수의 메모리트랜지스터를 가지고, 비트선에 상기 메모리트랜지스터의 직렬접속에 의하여 형성된 복수의 NAND열이 접속되고, 동일 행에 배치된 메모리트랜지스터가 공통의 워드선에 접속되고, 선택메모리트랜지스터가 접속된 워드선 및 비트선에 고전압의 프로그램워드선전압 및 기준비트선전압을 인가하여 상기 프로그램워드선전압과 기준비트선전압과의 프로그램전압차에 의하여 상기 선택메모리트랜지스터에 전기적으로 데이터프로그램을 행하고, 비선택메모리트랜지스터의 워드선 또는 비트선의 최소한 어느 한쪽에 상기 프로그램워드선전압보다는 낮고 상기 기준비트선전압보다는 높은 전압치로 설정된 프로그램금지전압을 인가하여 상기 비선택메모리트랜지스터에의 데이터프로그램을 금지하는 NAND형의 반도체 불휘발성 기억장치로서, 검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단과, 상기 기준비트선전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 또한 상기 프로그램워드선전압 및 프로그램금지전압을 모두 프로그램횟수의 증가에 따라서 점증시키는 수단을 가진다.

또, 상기 NAND형 반도체 불휘발성 기억장치에 있어서, 상기 프로그램금지전압의 프로그램횟수 증가마다의 각 전압점증치는, 상기 프로그램워드선전압의 프로그램횟수 증가마다의 각 전압점증치의 절반으로 설정된다.

따라서, 비프로그램메모리트랜지스터에 인가되는 2종류의 디스터브전압도, 프로그램메모리트랜지스터에 인가되는 프로그램전압차가 프로그램횟수의 증가에 따라서 점증하는 것과, 동일 비율로 점증한다.

그러므로, 종래의 ISPP법에 있어서 문제가 되는 디스터브마진의 악화를 제거할 수 있다.

제1 실시예

다음에, 본 발명의 실시예에 대하여 도면에 따라서 상세히 설명한다.

도 3은, 본 발명에 관한 반도체 불휘발성 기억장치, 보다 구체적으로는, NAND형 플래시메모리의 데이터프로그래밍 시스템 회로의 구체적 구성예를 나타낸 도면이다.

도 3에 있어서는, 도면부호 1은 메모리어레이를 나타내고, 메모리어레이(1)에서는, m개의 비트선 B1～Bm이 배선된다.

또, 각각의 비트선 B1～Bm은, 각각이 n개의 NAND열에 접속되고, 각 NAND열은, 각각 2개의 선택트랜지스터 (도면중 □)와 j개의 메모리트랜지스터 (도면중 ○)로 구성된다.

즉, 메모리어레이(1)는 NAND열 S11～Snm로 구성된다.

SL11～SLn1, SL12～SLn2은 선택트랜지스터를 제어하는 선택게이트선을 나타내고, WL11～WLnj은 메모리트랜지스터를 제어하는 워드선을 각각 나타내고 있다.

또, SA1～SAm는, 각각의 비트선 B1～Bm마다 대응하여 배설된 데이터래치회로를 나타내고 있다.

데이터래치회로 SA1～SAm의 공급전원은, 음극측이 (VB)L, 양극측이 (VB)H에 접속되고, 데이터프로그램시에는, (VB)L은 프로그램횟수의 증가 (k=1～10)에 따라서 점감하는 기준비트선전압 V1～Vk (예를 들면 3V～0.3V)에, (VB)H는 중간금지전압 1/2 VPP (예를 들면 8V)에 일정하게 설정된다.

도면부호 2는 메인로우디코더(main row decoder)를 나타내고, 메인로우디코더(2)는, X입력의 상위(上位) X1～Xa를 디코드하여, 선택게이트선 SL11～SLn1, SL12～SLn2의 출력전압, 및 NAND열 선택신호 x1～xn를 발생한다.

도면부호 3은 서브로우디코더(sub row decoder)를 나타내고, 서브로우디코더(3)는, X입력의 하위(下位) X1～Xb를 디코드하여, 선택 NAND열에 있어서의 워드선전압 V1～Vj을 발생한다.

데이터프로그램시의 워드선전압 V1～Vj은, 선택워드선전압이 고전압으로 상승된 프로그램워드선전압 VPP (예를 들면 16V)로, 비선택워드선전압이 중간금지전압 1/2 VPP (예를 들면 8V)로 설정된다.

도면부호 4는 로컬로우디코더(local row decoder)를 나타내고, 로컬로우디코더(4)는, 각 워드선 WL11～WLnj에 대응한 전달회로 T11～Tnj로 구성되고, NAND열 선택신호 x1～xn에 의하여 NAND열단위로 선택된다.

각각의 전달회로 T11～Tnj는, NAND열 선택신호에 의하여 선택되는 경우에, 워드선전압 V1～Vj을 대응하는 워드선에 출력하고, 또 NAND열 선택신호에 의하여 선택되지 않을 경우에는, 동작에 따른 적당한 전압치 (예를 들면 접지전압 GND)를 대응하는 워드선에 출력한다.

도면부호 7은 기준비트선 전압발생부를 나타내고, 이 기준비트선 전압발생부(7)는, 프로그램횟수의 진행 (k=1～10)에 따라서, 제어신호 ø1～øk에 의하여 0.3V만큼씩 점차 점감하는 기준비트선전압 V1～Vk (예를 들면 3V～0.3V)을 발생하여 출력한다.

도면부호 8은 전압제어부를 나타내고, 전압제어부(8)는, 프로그램횟수의 진행 (k=1～10)에 따라서, 제어신호 ø1～øk를 출력한다.

도면부호 9는 컬럼디코더(column decoder)를 나타내고, 컬럼디코더(9)는, Y입력 Y1～Yc을 디코드하여, 컬럼선택부(10)로 비트선 B1～Bm중 임의의 1개를 선택한다.

페이지프로그램데이터전송시의 컬럼어드레스는, 페이지데이터전송신호 øCL와 동기하여 순차 증가되고, 데이터버스 DB로부터 데이터래치회로 SA1～SAm에 순차 페이지프로그램데이터가 시리얼전송된다.

도 4는, 도 3의 NAND형 플래시메모리의 구체적 구성예에 있어서, 기준비트선전압발생부(7)의 구체적 회로구성의 예를 나타낸 도면이다.

도 4에 있어서, 전원전압간 (VCC [3.3V]～GND [0V]간)은, 직렬로 접속된 저항소자 R0～Rk (k=10)에 의하여 분압되어 있고, 0. 3V 만큼씩 변화하는 기준비트선전압 V1～Vk (예를 들면 3V～0.3V)을 발생한다. 또, 각 기준비트선전압 V1～Vk은, 전송게이트 T1～Tk를 통하여, 제어신호 ø1～ øk의 제어에 의하여 프로그램횟수의 진행에 따른 하나의 기준비트선전압을 선택하여, 예를 들면 전압폴로어(voltage follower) 구성을 취하는 버퍼 BUF를 통하여 출력한다.

도 5는, 도 3의 본 발명의 제1 실시예에 관한 NAND형 플래시메모리의 구성예에 있어서, 데이터프로그램시의 타이밍차트를 나타낸 도면이다.

다음에, 도 5의 데이터프로그램의 타이밍차트를, 도 3의 구성예 등을 참조하면서, 순서에 따라서 설명한다.

먼저, 시각 t1～t2의 사이는, 페이지데이터전송클록신호 øCL와 동기하여 페이지프로그램데이터를 각 비트선마다 배설된 데이터래치회로 1～m에 전송하는 단계이다.

다음에 시각 t2부터 시각 t4의 사이는, 제1회의 프로그램/검증동작을 행하는 단계이다.

즉 프로그램/검증제어신호 øP/R의 제어에 의하여, 프로그램워드선전압 VPP(16V)과 검증독출워드선전압 VR (1.5V)이 선택워드선 WSL에 교호로 인가된다. 또 프로그램메모리트랜지스터가 접속된 선택비트선에는 제1 기준비트선전압 V1 (3V), 비프로그램메모리트랜지스터가 접속된 비선택비트선에는 중간금지전압 1/2 VPP(8V)이 인가된다. 그 결과, 시각 t4까지 제1회째의 프로그램이 종료하고, 프로그램 종료셀의 래치데이터는 반전하여, 다음 회부터는 프로그램금지상태로 된다.

시각 t4～t6의 사이는, 제2회의 프로그램/검증동작을 행하는 단계이지만, 기본적으로는 제1회의 프로그램/검증동작과 동일하다. 상이한 점은, 제2번의 프로그램워드선전압 V2 (2.7V)가 제1 기준비트선전압 V1 (3V)보다 0. 3V 감소되는 것이다.

시각 t6～t8의 사이는, 제3회의 프로그램/검증동작을 행하는 단계이고, 동일하게, 제3번의 기준비트선전압 V3 (2.4V)이 0.3V 감소된다.

최후에 시각 t9～t11의 사이는, 최종의 k회째 (예를 들면 10회째)의 프로그램/검증동작을 행하는 단계이고, 제k번의 기준비트선전압 Vk (0.3V)이 인가되어, 모든 프로그램이 종료하고, 그 후, 모든 데이터래치회로의 데이터가 하이레벨로 된것을 검출하여, 프로그램동작을 종료한다.

이상 설명한 바와 같이, 본 발명의 제1 실시예의 NAND형 플래시메모리에 의하면, 프로그램워드선전압과 기준비트선전압과의 프로그램전압차에 의하여 데이터프로그램이 행해지고, 상기 프로그램워드선전압이 프로그램횟수에 관계없이 일정한 전압치로 설정되어 상기 기준비트선전압이 프로그램횟수의 증가에 따라서 점감함으로써, 상기 프로그램전압차가 프로그램횟수의 증가에 따라서 점증한다.

따라서, 고전압의 프로그램워드선전압을 변화시키지 않고, 저전압의 기준비트선전압을 변화시킴으로써, ISPP법과 실질적으로 동일한 효과를 얻을 수 있고, 고속으로 또한 정밀도가 높은 데이터프로그램을 행하는 것이 가능하다.

또한, 저전압의 기준비트선전압을 점감하기 위한 회로는, 고전압의 프로그램워드선전압을 점증하기 위한 회로보다, 훨씬 간단하게 구성할 수 있다.

또, 전술한 설명에 있어서는, 편의상, 주로 NAND형 플래시메모리에 대하여 설명하였지만, 본 발명이 FN터널현상에 의하여 플로팅게이트에 전자를 주입 등하여 데이터프로그램을 행하는 다른 반도체 불휘발성 기억장치에 적용할 수 있는 것은, 말할 것까지도 없는 것이다.

제2 실시예

도 6은, 본 발명의 제2 실시예에 관한 NAND형 플래시메모리의 데이터프로그래밍 시스템 회로의 구체적 구성예를 나타낸 도면이다.

도 6에 있어서, 도면부호 1은 메모리어레이를 나타내고, 메모리어레이(1)에서는, m개의 비트선 B1～Bm이 배선된다.

또, 각각의 비트선 B1～Bm은, 각각이 n개의 NAND열에 접속되고, 각 NAND열은, 각각 2개의 선택트랜지스터(도면중 □)와 j개의 메모리트랜지스터(도면중 ○)로 구성된다.

즉, 메모리어레이(1)는 NAND열 S11～Snm로 구성된다.

또, SA1～SAm는, 각각의 비트선 B1～Bm 마다 대응하여 배설된 데이터래치회로를 나타내고 있다.

데이터래치회로 SA1～SAm의 공급전원은, 음극측이 (VB)L, 양극측이 (VB)H에 접속되고, 데이터프로그램시에는, (VB)L은 기준비트선전압 GND(0V)에 설정되고, (VB)H는 프로그램횟수 k의 진행 (k=1～10)에 따라서 0.25V씩 점증하는 중간치의 프로그램금지전압 VM1～VMk = 7V～9.25V의 어느 하나로 설정된다.

도면부호 2는 메인로우디코더를 나타내고, 메인로우디코더(2)는, X입력의 상위 X1～Xa를 디코드하여, 선택게이트선 SL11～SLn1, SL12～SLn2의 출력전압, 및 NAND열 선택신호 x1～xn를 발생한다.

도면부호 3은 서브로우디코더를 나타내고, 서브로우디코더(3)는, X입력의 하위 X1～Xb를 디코드하여, 선택 NAND열에 있어서의 워드선전압 V1～Vj을 발생한다.

데이터프로그램시의 워드선전압 V1～Vj은, 선택워드선전압이 프로그램횟수 k의 진행 (k=1～10)에 따라서 0.5V 만큼씩 점증하는 고전압으로 승압된 프로그램워드선전압 VPP1～VPPk = 14V～18.5V의 어느 하나에 설정되고, 비선택워드선전압이 프로그램횟수 k (k=1～10)의 진행에 따라서 0.25V 만큼씩 점증하는 중간치의 프로그램금지전압 VM1～VMk = 7V～9.25V의 어느 하나에 설정된다.

도면부호 4는 로컬로우디코더를 나타내고, 로컬로우디코더(4)는, 각 워드선 WL11～WLnj에 대응한 전달회로 T11～Tnj로 구성되고, NAND열 선택신호 x1～xn에 의하여 NAND열단위로 선택된다.

각각의 전달회로 T11～Tnj는, NAND열 선택신호에 의하여 선택되는 경우에는, 워드선전압 V1～Vj을 대응하는 워드선에 출력하고, 또 NAND열 선택신호에 의하여 선택되지 않은 경우에는, 동작에 따른 적당한 전압치 (예를 들면, 접지전압 GND)를 대응하는 워드선에 출력한다.

도면부호 5는 프로그램워드선 전압발생부를 나타내고, 프로그램워드선 전압발생부(5)는, 프로그램횟수 k의 진행 (k=1～10)에 따라서, 제어신호 ø1～øk에 의하여 점차 점증하는 고전압으로 승압된 프로그램워드선전압 VPP1～VPPk을 발생하여 출력한다.

도면부호 6은 중간금지전압발생부를 나타내고, 중간금지전압발생부(6)는, 프로그램횟수 k의 진행 (k=1～10)에 따라서, 제어신호 ø1～øk에 의하여 점차 점증하는 중간치의 프로그램금지전압 VM1～VMk을 발생하여 출력한다.

도면부호 8은 전압제어부를 나타내고, 전압제어부(8)는, 프로그램횟수 k의 진행 (k=1～10)에 따라서, 상기 제어신호 ø1～øk를 출력한다.

도면부호 9는 컬럼디코더를 나타내고, 컬럼디코더(9)는, Y입력 Y1～Yc을 디코드하여, 컬럼선택부(10)에서 비트선 B1～Bm의 임의의 1개를 선택한다.

페이지프로그램데이터 전송시의 컬럼어드레스는, 페이지데이터전송신호 øCL와 동기하여 순차 증가되고, 데이터버스 DB로부터 데이터래치회로 SA1～SAm에 순차 페이지프로그램데이터가 시리얼전송된다.

도 6의 본 발명의 제2 실시예의 NAND형 플래시메모리에 있어서는, 프로그램워드선전압이 프로그램횟수 k의 진행 (k=1～10)에 따라서 14V부터 18.5V까지 0.5V만큼씩 단계적으로 점증하고, 한편 프로그램금지전압은 프로그램횟수 k의 진행 (k=1～10)에 따라서 7V부터 9.25V까지 0.25V 만큼씩 단계적으로 점증하도록 설정한다.

한편, 기준비트선전압은, 프로그램횟수 k의 진행 (k=1～10)에 관계없이 일정한 0V에 설정된다.

따라서, 비프로그램메모리트랜지스터에 인가되는 2종류의 디스터브전압은, 모두 프로그램횟수 k의 진행 (k=1～10)에 따라서 7V부터 9.25V까지 0.25V 만큼씩 단계적으로 점증하고, 프로그램횟수의 진행에 상관없이, 프로그램메모리트랜지스터에 인가되는 프로그램전압차의 꼭 절반으로 된다.

그러므로, 종래의 ISPP법에 있어서 문제로 되는 디스터브마진의 악화를 방지할 수 있다.

도 7은, 도 6의 제2 실시예의 NAND형 플래시메모리의 구체적 구성예에 있어서, 프로그램워드선 전압발생부(5)의 구체적 회로구성의 예를 나타낸 도면이다. 기본적으로는, 중간금지전압발생부(6)의 회로구성도 동일하다.

도 7에 있어서, 도면부호 5a는 승압회로를 나타내고, 승압회로(5a)는, 발진회로(5b)에 의하여 출력된 상보의 클록신호에 의하여 구동되어 승압전압 VPP을 출력한다.

도면부호 5c는 저항분할부를 나타내고, 저항분할부(5c)는, 저항소자 R0를 제어신호 ø1～øk로 제어된 전송게이트 T1～Tk를 통하여 저항소자 R1～Rk의 어느 하나에 직렬접속함으로써, 분압전압 Va을 출력한다.

도면부호 5d는 기준전압발생회로를 나타내고, 기준전압발생회로(5d)는 기준전압 Vref을 발생한다.

도면부호 5e는 비교기를 나타내고, 비교기(5e)는, 저항분할부(5c)에 의한 분압전압 Va과 기준전압 Vref의 비교출력 C-out을 출력하여, 분압전압 Va이 기준전압 Vref보다 커지게 되면 발진회로(5b)를 정지하고, 작아지면 재활성화한다.

이와 같이 하여 출력되는 프로그램워드선전압 VPP1～VPPk은, 이론적으로 다음의 전압치로 된다.

[수학식 1]

따라서, 저항소자 R1～Rk의 저항치 Ro-Rk를 k의 진행 (k=1～10)에 따라서 점감하는 방향으로 설정함으로써, 프로그램워드선전압 VPP1～VPPk을 점증할 수 있다.

도 8은, 도 6의 본 발명의 제2 실시예에 관한 NAND형 플래시메모리의 구성예에 있어서, 데이터프로그램동작시에 있어서의 타이밍차트를 나타낸 도면이다.

다음에, 도 8의 타이밍차트를, 도 6의 구성예 등을 참조하면서, 순서에 따라서 설명한다.

먼저 시각 t1～t2의 사이는, 페이지데이터 전송클록신호 øCL와 동기하여 페이지프로그램데이터를 각 비트선마다 배설한 데이터래치회로 1～m에 전송하는 단계이다.

다음에 시각 t2부터 시각 t4의 사이는, k=1이고, 제1회의 프로그램/검증동작을 행하는 단계이다.

즉 프로그램/검증제어신호 øP/R의 제어에 의하여, 선택워드선 WL에는 제1 프로그램워드선전압 VPP1 (14V)과 검증독출워드선전압 VR (1.5V)이 교호로 인가된다. 비선택워드선 WL에는 중간치의 제1 프로그램금지전압 VM1 (7V)과 NAND열을 패스시키기 위한 독출전압 VCC (3.3V)이 교호로 인가된다. 또, 프로그램메모리트랜지스터가 접속된 선택비트선 BL에는 기준비트선전압 GND (0V), 비프로그램메모리트랜지스터가 접속된 비선택비트선 BL에는 중간치의 프로그램금지전압 VM1 (7V)이 인가된다.

그 결과, 시각 t4까지 제1회의 프로그램이 종료하고, 프로그램종료셀의 래치데이터는 반전하여 다음 회부터는 프로그램금지상태로 된다.

시각 t4～t6의 사이는, k=2이고, 제2회의 프로그램/검증동작을 행하는 단계이지만, 기본적으로는 제1회의 프로그램/검증동작과 동일하다. 상이한 점은, 제2번의 프로그램워드선전압 VPP2 (14.5V)이 제1 프로그램워드선전압 VPP1 (14V)보다 0.5V 증가되는 것, 및 제2번의 프로그램금지전압 VM2 (7.25V)이 제1 프로그램금지전압 VM1 (7V)보다, 0.25V 증가되는 것이다.

시각 t6～t8의 사이는, k=3이고, 제3회의 프로그램/검증동작을 행하는 단계이고, 동일하게, 제3번의 프로그램워드선전압 VPP3 (15V)이 0.5V 증가되고, 제3번의 프로그램금지전압 VM3 (7.5V)이 0.25V 증가된다.

최후에 시각 t9～t11의 사이는, 최종의 k회째 (10회째)의 프로그램/검증동작을 행하는 단계이고, 제k회의 프로그램워드선전압 VPPk (18.5V)이 인가되고, 및 제k번의 프로그램금지전압 VMk (9.25V)이 인가되어, 모든 프로그램이 종료하고, 그후, 모든 데이터래치회로의 데이터가 하이레벨로 된 것을 검출하여, 프로그램동작을 종료한다.

그리고, 프로그램횟수의 진행은, 항상 최종 k회째의 (10회째)까지 행해지는 것으로 한정하지 않고, 모든 데이터래치회로의 데이터가 하이레벨로 된 것을 검출하면, 자동적으로 종료한다.

이상 설명한 바와 같이, 본 발명의 제2의 실시예의 NAND형 플래시메모리에 의하면, 프로그램워드선전압과 기준비트선전압과의 프로그램전압차에 의하여 프로그램메모리트랜지스터에 대하여 데이터프로그램이 행해지고, 기준비트선전압이 프로그램횟수에 관계없이 일정한 전압치로 설정되고, 또한 프로그램워드선전압이 프로그램횟수의 증가에 따라서 점증한다.

따라서, ISPP법과 실질적으로 동일한 효과를 얻을 수 있고, 고속으로 또한 정밀도가 높은 데이터프로그램을 행하는 것이 가능하다.

또한, 중간치의 프로그램금지전압도 프로그램횟수의 증가에 따라서 점증하고, 또한 당해 프로그램금지전압의 프로그램횟수 증가마다의 각 전압점증치는, 프로그램워드선전압의 프로그램횟수 증가마다의 각 전압점층치의 절반으로 설정된다. 따라서, 비프로그램메모리트랜지스터에 인가되는 2종류의 디스터브전압도, 프로그램메모리트랜지스터에 인가되는 프로그램전압차가 프로그램횟수의 증가에 따라서 점증하는 것과, 동일 비율로 점증한다.

그러므로, 종래의 ISPP법에 있어서 문제로 되는 디스터브마진의 악화를 제거할 수 있다.

제3 실시예

도 9는, 본 발명의 제3 실시예에 관한 NAND형 플래시메모리의 데이터프로그래밍 시스템 회로의 구체적 구성예를 나타낸 도면이다.

도 9의 제3 실시예의 NAND형 플래시메모리는, 도 6의 제2 실시예의 NAND형 플래시메모리와 기본적으로는 동일하지만, 다음의 문헌에 상세하게 개시되어 있는 이른바 셀프부스트 (self-boost)동작을 행하는 데이터프로그램동작에 적합한 구성예이다.

문헌 : IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL.30, NO.11, NOVEMBER 1995, ～p1149.

도 9의 제3 실시예의 NAND형 플래시메모리가 도 6의 제2 실시예의 NAND형 플래시메모리와 상이한 점은, 데이터프로그램동작시에, 데이터래치회로 SA1～SAm의 공급전원(VB)H이, 프로그램횟수 k의 진행에 따라서 점증하는 프로그램금지전압 VM1～VMk이 아니고, 전원전압 VCC (3.3V)에 접속되는 것이다.

따라서, 승압회로에 의하여 발생하는 프로그램금지전압 VM1～VMk의 부하가 경감되어 저전압동작에 유리하고, 또 고내압트랜지스터를 필요로 하지 않으므로, 데이터래치회로 SA1～SAm의 패턴레이아웃상의 제약이 경감되어 칩면적 축소에 유리하다.

전술한 문헌에 개시되어 있는 셀프부스트동작의 원리에 대해서는, 여기서는 설명하지 않지만, 도 9의 경우, 데이터프로그램동작시에 비트선에 인가되는 실질적 전압치는, 다음과 같이 된다.

즉, 프로그램메모리트랜지스터가 접속된 선택비트선 BL에는 기준비트선전압 GND (0V)이 인가되고, 비프로그램메모리트랜지스터가 접속된 비선택비트선 BL에는, 셀프부스트원리에 의하여, 실질적으로 다음 식으로 표현되는 전압 Vch이, 인가되게 된다.

[수학식 2]

여기서, Br은 디바이스구조로 결정되는 셀프부스트효율을 나타내고, 일반적으로, Br≒0.8 정도에 설정할 수 있다.

따라서, 비선택비트선에 인가되는 실질적 전압 Vch은, 프로그램횟수 k의 진행에 따라서 점증 변화하는 프로그램금지전압 VM1～VMk과 동일하게, 점증 변화한다.

따라서, 도 9의 본 발명의 제3 실시예의 NAND형 플래시메모리에 있어서도, 도 6의 본 발명의 제2 실시예의 NAND형 플래시메모리와 동일하게, 비프로그램메모리트랜지스터에 인가되는 2종류의 디스터브전압은, 모두 프로그램횟수 k의 진행에 따라서 단계적으로 점증하고, 프로그램횟수의 증가에 관계없이, 프로그램메모리트랜지스터에 공급되는 프로그램전압차의 절반 정도에 설정할 수 있다.

따라서, 종래의 ISPP법에 있어서 문제로 되는 디스터브마진의 악화를 방지할 수 있다.

도 10은, 도 9의 본 발명의 제3 실시예에 관한 NAND형 플래시메모리의 구성예에 있어서, 데이터프로그램동작시에 있어서의 타이밍차트를 나타낸 도면이다.

도 10의 타이밍차트는, 기본적으로는 도 8의 제2 실시예의 NAND형 플래시메모리의 타이밍차트와 동일하다.

상이한 점은, 데이터프로그램동작시에, 비프로그램메모리트랜지스터가 접속된 비선택비트선 BL에 인가되는 전압이, 프로그램횟수 k의 진행에 따라서 점증하는 프로그램금지전압 VM1～VMk이 아니고, 전원전압 VCC (3.3V)인 것뿐이다.

이상 설명한 바와 같이, 본 발명의 제3 실시예의 NAND형 플래시메모리에 의하면, 본 발명의 제2 실시예의 NAND형 플래시메모리와 동일하게, ISPP법과 실질적으로 동일한 효과를 얻을 수 있고, 고속으로 또한 정밀도가 높은 데이터프로그램을 행하는 것이 가능하고, 또한 종래의 ISPP법에 있어서 문제로 되는 디스터브마진의 악화를 제거할 수 있다.

제4 실시예

도 11은, 본 발명의 제4 실시예에 관한 NAND형 플래시메모리의 데이터프로그래밍 시스템 회로의 구체적 구성예를 나타낸 도면이다.

도 11의 제4 실시예의 NAND형 플래시메모리가 도 6의 제2 실시예의 NAND형 플래시메모리와 주로 상이한 점은, 데이터프로그램 동작시에, 중간치의 프로그램금지전압 VM1～VMk을 프로그램횟수 k의 진행에 따라서 점증시키는 것이 아니고, 기준비트선전압 VS1～VSk을 프로그램횟수 k의 진행에 따라서 점감시키는 것이다.

따라서, 승압회로에 의하여 발생하는 프로그램금지전압을 단계적으로 변화시킬 필요가 없고, 전원전압 VCC (3.3V)을 분압하여 발생하는 기준비트선전압을 단계적으로 변화시키면 되므로, 회로구성이 간단하게 되어 바람직하다.

다음에, 도 11의 제4 실시예의 NAND형 플래시메모리가 도 6의 제2 실시예의 NAND형 플래시메모리와 상이한 점을 중심으로 설명한다.

도 11에 있어서, 데이터래치회로 SA1～SAm의 공급전원은, 음극측이 (VB)L, 양극측이 (VB)H에 접속되고, 데이터프로그램시에는, (VB)L은 프로그램횟수 k의 진행 (k=1～10)에 따라서, 0.25V 만큼씩 점감하는 기준비트선전압 VS1～VSk = 2.25V～0V의 어느 하나에 설정되고, (VB)H는 프로그램횟수 k의 진행에 의존하지 않는 중간치의 프로그램금지전압 VM = 9.25V에 설정된다.

또, 서브디코더(3)로부터 출력되는 데이터프로그램시의 워드선전압 V1～Vj은, 선택워드선전압이 프로그램횟수 k의 진행 (k=1～10)에 따라서 0.25V 만큼씩 점증하는 고전압으로 승압된 프로그램워드선전압 VPP1～VPPk = 16.25V～18.5V의 어느 하나에 설정되고, 비선택워드선전압이 프로그램횟수 k에 의존하지 않는 중간치의 프로그램금지전압 VM=9.25V에 설정된다.

프로그램워드선 전압발생부(5)는, 프로그램횟수 k의 진행 (k=1～10)에 따라서, 제어신호 ø1～øk에 의하여 점차 점증하는 고전압으로 승압된 프로그램워드선전압 VPP1～VPPk을 발생하여 출력한다.

기준비트선 전압발생부(7)는, 프로그램횟수 k의 진행 (k=1～10)에 따라서, 제어신호 ø1～øk에 의하여 점차 점감하는 기준비트선전압 VS1～VSk을 발생하여 출력한다.

또, 전압제어부(8)는, 프로그램횟수 k의 진행 (k=1～10)에 따라서, 상기 제어신호 ø1～øk를 출력한다.

도 11의 본 발명의 제4 실시예의 NAND형 플래시메모리에 있어서는, 프로그램워드선전압이 프로그램횟수 k의 진행 (k=1～10)에 따라서 16.25V부터 18.5V까지 0.25V 만큼씩 단계적으로 점증하고, 한편 기준비트선전압은 프로그램횟수 k의 진행(k=1～10)에 따라서 2.25V부터 0V까지 0.25V 만큼씩 단계적으로 점감하도록 설정된다.

한편, 중간치의 프로그램금지전압은, 프로그램횟수 k의 진행 (k=1～10)의 증가에 관계없이 일정한 9.25V에 설정된다.

따라서, 비프로그램메모리트랜지스터에 인가되는 2종류의 디스터브전압은, 모두 프로그램횟수 k의 진행 (k=1～10)에 따라서 7V부터 9.25V까지 0.25V 만큼씩 단계적으로 점증하고, 프로그램횟수의 진행에 관계없이, 프로그램메모리트랜지스터에 인가되는 프로그램전압차의 꼭 절반으로 된다.

도 12는, 도 11의 제4 실시예의 NAND형 플래시메모리의 구체적 구성예에 있어서, 기준비트선 전압발생부(7)의 구체적 회로구성의 예를 나타낸 도면이다.

도 12에 있어서, 전원전압간 (VCC [3.3V]～ GND [0V])간은, 직렬로 접속된 저항소자 R0～Rk에 의하여 분압되어, 기준비트선전압 VS1～VSk을 발생한다.

또, 각 기준비트선전압 VS1～VSk은, 전송게이트 T1～Tk를 통하여, 제어신호 ø1～øk의 제어에 의하여 프로그램횟수 k의 진행 (k=1～10)에 따라서 점감하는 기준비트선전압 VS1～VSk을, 볼티지폴로어구성을 취하는 버퍼 BUF를 통하여 출력한다.

도 13은, 도 11의 본 발명의 제4 실시예에 관한 NAND형 플래시메모리의 구성예에 있어서, 데이터프로그램동작시에 있어서의 타이밍차트를 나타낸 도면이다.

다음에, 도 13의 타이밍차트를, 도 11의 구성예 등을 참조하면서, 순서에 따라서 설명한다.

먼저 시각 t1～t2의 사이는, 페이지데이터전송클록신호 øCL와 동기하여 페이지프로그램데이터를 각 비트선마다 배설된 데이터래치회로 1～m에 전송하는 단계이다.

즉 프로그램/검증제어신호 øP/R의 제어에 의하여, 선택워드선 WL에는 제1 프로그램워드선전압 VPP1 (16.25V)과 검증독출워드선전압 VR (1.5V)이 교호로 인가된다. 비선택워드선 WL에는 중간치의 프로그램금지전압 VM (9.25V)과 NAND열을 패스시키기 위한 독출전압 VCC (3.3V)이 교호로 인가된다. 또, 프로그램메모리트랜지스터가 접속된 선택비트선 BL에는 제1번에 기준비트선전압 VSI (2.25V), 비프로그램메모리트랜지스터가 접속된 비선택비트선 BL에는 중간치의 프로그램금지전압 VM(9.25V)이 인가된다.

그 결과, 시각 t4까지 제1회의 프로그램금지가 종료하고, 프로그램종료셀의 래치데이터는 반전하여 다음 회부터는 프로그램금지상태로 된다.

시각 t4～t6의 사이는, k=2이고, 2회의 프로그램/검증동작을 행하는 단계이지만, 기본적으로는 제1회의 프로그램/검증동작과 동일하다.

상이한 점은, 제2번의 프로그램워드선전압 VPP2 (16.5V)이 제1 프로그램워드선전압 VPP1 (16.25V)보다 0.25V 증가되는 것, 및 제2번의 기준비트선전압 VS2(2V)가 제1 프로그램금지전압 VS1 (2.25V)보다 0.25V 감소되는 것이다.

시각 t6～t8의 사이는, k=3이고, 제3회의 프로그램/검증동작을 행하는 단계이고, 동일하게, 제3회의 프로그램워드선전압 VPP3 (16.75V)이 0.25V 증가되고, 제3번의 기준비트선전압 VS3 (1.75V)이 0.25V 감소된다.

최후에 시각 t9～t11의 사이는, 최종의 k회째 (10회째)의 프로그램/검증동작을 행하는 단계이고, 제k회의 프로그램워드선전압 VPPk (18.5V), 및 제k번의 기준비트 VSk (0V)가 인가되어, 모든 프로그램이 종료되고, 그 후, 모든 데이터래치회로의 데이터가 하이레벨로 된 것을 검출하여, 프로그램동작을 종료한다.

그리고, 프로그램횟수의 진행은, 항상 최종의 k회째 (10회째)까지 행해지는 것으로 한정하지 않고, 모든 데이터래치회로의 데이터가 하이레벨로 된 것을 검출하면, 자동적으로 종료한다.

이상 설명한 바와 같이, 본 발명의 제4 실시예의 NAND형 플래시메모리에 의하면, 프로그램워드선전압과 기준비트선전압과의 프로그램전압차에 의하여 프로그램메모리트랜지스터에 대하여 데이터프로그램이 행해지고, 프로그램워드선전압이 프로그램횟수의 증가에 따라서 점증하고, 또한 기준비트선전압이 프로그램횟수의 증가에 따라서 점감한다.

또한, 중간치의 프로그램금지전압이 프로그램횟수에 관계없이 일정한 전압치로 설정되고, 또한 프로그램워드선전압의 프로그램횟수 증가마다의 각 전압점증치와 기준비트선전압의 프로그램횟수 증가마다의 각 전압점감치는, 동일 전압치로 설정된다.

이상 설명한 바와 같이, 본 발명의 NAND형 플래시메모리에 의하면, 프로그램메모리트랜지스터에 인가되는 프로그램전압차가 프로그램횟수의 증가에 따라서 점증하므로, 종래의 ISPP법과 동일하게, 고속으로 또한 정밀도가 높은 데이터프로그램을 행하는 것이 가능하다.

또한, 선택워드선과 비선택비트선, 및 비선택워드선과 선택비트선에 의하여 지정되는 2종류의 비프로그램메모리트랜지스터에 인가되는 디스터브전압도, 프로그램메모리트랜지스터에 인가되는 프로그램디스터브전압도, 프로그램메모리트랜지스터에 인가되는 프로그램전압차가 프로그램횟수의 증가에 따라서 점증하는 것과, 동일 비율로 점증한다.

또, 이상의 설명에 있어서는, 편의상, 주로 NAND형 플래시메모리에 대하여 설명했지만, 본 발명이 FN 터널현상에 의하여 플로팅게이트에 전자를 주입하는 등에 의하여 데이터프로그램을 행하는 다른 반도체 불휘발성 기억장치에 적용할 수 있는 것은, 말할 것까지도 없는 것이다.

이상 설명한 바와 같이, 본 발명에 의하면, 회로구성이 간단하며, ISPP법과 동일한 효율로 고속으로 또한 정밀도가 높은 데이터프로그램이 가능하고, 또한 ISPP법에 수반되는 디스터브마진의 악화를 제거할 수 있는 반도체 불휘발성 기억장치를 실현할 수 있다.

도 1은 NAND형 플래시메모리에 있어서의 메모리어레이구조를 나타낸 도면.

도 2는 종래의 ISPP(Incremental Step Pulse Programming)법에 의하여 NAND형 플래시메모리의 데이터프로그램을 행하는 경우의 타이밍차트를 나타낸 도면.

도 3은 본 발명의 제1 실시예에 관한 NAND형 플래시메모리의 데이터프로그램 동작시의 구체적 구성예를 나타낸 도면.

도 4는 도 3의 NAND형 플래시메모리에 있어서, 기준비트선 전압발생부의 구체적 회로구성의 예를 나타낸 도면.

도 5는 도 3의 NAND형 플래시메모리에 있어서, 데이터프로그램시의 타이밍차트를 나타낸 도면.

도 6은 본 발명의 제2 실시예에 관한 NAND형 플래시메모리의 구체적 구성예를 나타낸 도면.

도 7은 도 6의 NAND형 플래시메모리에 있어서, 프로그램워드선 전압발생부의 구체적 회로구성의 예를 나타낸 도면.

도 8은 도 6의 NAND형 플래시메모리에 있어서, 데이터프로그램시의 타이밍차트를 나타낸 도면.

도 9는 본 발명의 제3 실시예에 관한 NAND형 플래시메모리의 구체적 구성예를 나타낸 도면.

도 10은 도 9의 NAND형 플래시메모리에 있어서, 데이터프로그램시의 타이밍 차트를 나타낸 도면.

도 11은 본 발명의 제4 실시예에 관한 NAND형 플래시메모리의 구체적 구성예를 나타낸 도면.

도 12는 도 11의 NAND형 플래시메모리에 있어서, 기준비트선 전압발생부의 구체적 회로구성의 예를 나타낸 도면.

도 13은 도 11의 NAND형 플래시메모리에 있어서, 데이터프로그램시의 타이밍 차트를 나타낸 도면.

<도면의 주요부분에 대한 부호의 설명>

SL11～SLn2 : 선택게이트선, W11～Wnj : 워드선, Bl～Bm : 비트선, X1～Xa, X1～Xb : X입력, Y1～Yc : Y입력, V1～Vj :선택NAND열(列) 워드선전압, x1～xn : NAND열 선택신호, T11～Tnj : 워드선전압전달회로, S11～Snm : NAND열, SA1～SAm : 데이터래치회로, (VB)H :양극전원(데이터래치회로), (VB)L : 음극전원(데이터래치회로), VPP: 승압전압, VM: 중간금지전압, VPP1～VPPk : 제1～제k번의 프로그램워드선전압, VM1～VMk :제1～제k번의 프로그램금지전압, VS1～VSk : 제1～제k번의 기준비트선전압, ø1～øk : 제1～제k번의 제어신호, T1～Tk :제1～제k번의 전송게이트, R0～Rk :분압저항소자, Vref : 기준전압, Va : 분압전압 ø, ø^- :상보(相補)클록신호(승압회로), øCL : 페이지데이터전송클록신호, øP/R : 프로그램/검증제어신호, ST1～ST2 : 선택트랜지스터, MT1～MT4 : 메모리트랜지스터, 1 : 메모리어레이, 2 : 메인로우(main row)디코더, 3 : 서브로우(sub row)디코더, 4 : 로컬로우디코더, 5 : 프로그램워드선 전압발생부, 5a : 승압회로, 5b : 발진회로, 5c : 저항분할부, 5d : 기준전압발생회로, 5e : 비교기, 6 : 중간금지전압발생부, 7 : 기준비트선 전압발생부, 8 : 전압제어부, 9 : 컬럼디코더, 10 : 컬럼선택부.

Claims

접속된 워드선 및 비트선에의 인가전압에 따라서 전기적으로 프로그램가능한 메모리소자가 행렬형으로 배치되고, 선택된 메모리소자가 접속된 워드선에 고전압의 제1의 프로그램전압을 인가하고, 비트선에 저전압의 제2의 프로그램전압을 인가하여 상기 제1의 프로그램전압과 상기 제2의 프로그램전압의 프로그램전압차에 의하여 상기 선택메모리소자에 데이터프로그램을 행하고, 비선택된 메모리소자의 워드선과 비트선 중 최소한 어느 한쪽에 프로그램금지전압을 인가하여 상기 비선택메모리소자에의 데이터프로그램을 금지하는 반도체 불휘발성 기억장치로서,

검증(verify)독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단, 및

상기 제1의 프로그램전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 상기 제2의 프로그램전압을 프로그램횟수의 증가에 따라서 점감(漸減)하는 방향으로 가변의 전압치로 설정하여, 상기 프로그램전압차를 프로그램횟수의 증가에 따라서 점증(漸增)시키는 수단

을 포함하는 반도체 불휘발성 기억장치.
제1항에 있어서,

상기 제1의 프로그램전압은 승압회로에 의하여 승압된 승압전압이고, 상기 제2의 프로그램전압은 전원전압의 범위내에 있어서 분압된 분압전압인 반도체 불휘발성 기억장치.
행렬형으로 배치된 복수의 메모리트랜지스터를 가지고, 비트선에 상기 메모리트랜지스터의 직렬접속에 의하여 형성된 복수의 NAND열이 접속되고, 동일 행에 배치된 메모리트랜지스터가 워드선에 접속되고, 선택된 메모리트랜지스터가 접속된 워드선에 고전압의 프로그램워드선전압을 인가하고, 비트선에 기준비트선전압을 인가하여 상기 프로그램워드선전압과 상기 기준비트선전압의 프로그램전압차에 의하여 상기 선택메모리트랜지스터에 전기적으로 데이터프로그램을 행하고, 비선택된 메모리트랜지스터의 워드선과 비트선 중 최소한 어느 한쪽에 프로그램금지전압을 인가하여 상기 비선택메모리트랜지스터에의 데이터프로그램을 금지하는 NAND형의 반도체 불휘발성 기억장치로서,

검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단, 및

상기 프로그램워드선전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 상기 기준비트선전압을 프로그램횟수의 증가에 따라서 점감하는 방향으로 가변의 전압치로 설정하여, 상기 프로그램전압차를 프로그램횟수의 증가에 따라서 점증시키는 수단

을 포함하는 반도체 불휘발성 기억장치.
제3항에 있어서,

각 비트선마다 배설된 데이터래치회로,

선택워드선에 접속되는 메모리트랜지스터 일괄로 행하는 페이지프로그램데이터를 상기 데이터래치회로에 전송하는 수단, 및

프로그램동작시에, 상기 데이터래치회로에 상기 프로그램워드선전압보다는 낮고 상기 기준비트선전압보다는 높은 전압치로 설정된 프로그램금지비트선전압을 공급하는 수단

을 더 포함하는 반도체 불휘발성 기억장치.
제3항에 있어서,

상기 프로그램워드선전압은 승압회로에 의하여 승압된 승압전압이고, 상기 기준비트선전압은 전원전압의 범위내에 있어서 분압된 분압전압인 반도체 불휘발성 기억장치.
제5항에 있어서,

상기 기준비트선전압의 발생회로는, 프로그램횟수의 증가에 따라서 전압치가 점감하는 방향으로, 전원전압의 양극측과 음극측과의 사이에 직렬로 접속된 복수의 저항소자에 의하여 분압된 복수의 분압전압중 하나의 분압전압을 선택하는 수단을 가지는 반도체 불휘발성 기억장치.
접속된 워드선 및 비트선에의 인가전압에 따라서 전기적으로 프로그램가능한 메모리소자가 행렬형으로 배치되고, 선택된 메모리소자가 접속된 워드선 및 비트선에 고전압의 제1의 프로그램전압과 저전압의 제2의 프로그램전압 중 어느 하나를 각각 인가하여 상기 제1의 프로그램전압과 상기 제2의 프로그램전압의 프로그램전압차에 의하여 상기 선택메모리소자에 데이터프로그램을 행하고, 비선택된 메모리소자의 워드선과 비트선 중 최소한 어느 한쪽에 상기 제1의 프로그램전압보다는 낮고 상기 제2의 프로그램전압보다는 높은 전압치로 설정된 프로그램금지전압을 인가하여 상기 비선택메모리소자에의 데이터프로그램을 금지하는 반도체 불휘발성 기억장치로서,

검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단, 및

상기 제2의 프로그램전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 상기 제1의 프로그램전압 및 프로그램금지전압을 모두 프로그램횟수의 증가에 따라서 점증시키는 수단

을 포함하는 반도체 불휘발성 기억장치.
제7항에 있어서,

상기 프로그램금지전압의 프로그램횟수 증가마다의 각 전압점증치는, 상기 제1의 프로그램전압의 프로그램횟수 증가마다의 각 전압점증치의 절반으로 설정되는 반도체 불휘발성 기억장치.
접속된 워드선 및 비트선에의 인가전압에 따라서 전기적으로 프로그램가능한 메모리소자가 행렬형으로 배치되고, 선택메모리소자가 접속된 워드선 및 비트선에 고전압의 제1의 프로그램전압과 저전압의 제2의 프로그램전압 중 어느 하나를 각각 인가하여 상기 제1의 프로그램전압과 상기 제2의 프로그램전압의 프로그램전압차에 의하여 상기 선택메모리소자에 데이터프로그램을 행하고, 비선택된 메모리소자의 워드선과 비트선 중 최소한 어느 한쪽에 상기 제1의 프로그램전압보다는 낮고 상기 제2의 프로그램전압보다는 높은 전압치로 설정된 프로그램금지전압을 인가하여 상기 비선택메모리소자에의 데이터프로그램을 금지하는 반도체 불휘발성 기억장치로서,

검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단, 및

상기 프로그램금지전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 상기 제1의 프로그램전압을 프로그램횟수의 증가에 따라서 점증시키며, 상기 제2의 프로그램전압을 프로그램횟수의 증가에 따라서 점감시키는 수단

을 포함하는 반도체 불휘발성 기억장치.
제9항에 있어서,

상기 제1의 프로그램전압의 프로그램횟수 증가마다의 각 전압점증치와 상기 제2의 프로그램전압의 프로그램횟수 증가마다의 각 전압점감치는, 동일 전압치로 설정되는 반도체 불휘발성 기억장치.
제9항에 있어서,

상기 제1의 프로그램전압은 승압회로에 의하여 승압된 승압전압이고, 상기 제2의 프로그램전압은 전원전압의 범위내에 있어서 분압된 분압전압인 반도체 불휘발성 기억장치.
행렬형으로 배치된 복수의 메모리트랜지스터를 가지고, 비트선에 상기 메모리트랜지스터의 직렬접속에 의하여 형성된 복수의 NAND열이 접속되고, 동일 행에 배치된 메모리트랜지스터가 워드선에 접속되고, 메모리트랜지스터가 접속된 워드선 및 비트선에 고전압의 프로그램워드선전압 및 기준비트선전압을 인가하여 상기 프로그램워드선전압과 상기 기준비트선전압의 프로그램전압차에 의하여 상기 선택메모리트랜지스터에 전기적으로 데이터프로그램을 행하고, 비선택된 메모리트랜지스터의 워드선과 비트선 중 최소한 어느 한쪽에 상기 프로그램워드선전압보다는 낮고 상기 기준비트선전압보다는 높은 전압치로 설정된 프로그램금지전압을 인가하여 상기 비선택메모리트랜지스터에의 데이터프로그램을 금지하는 NAND형의 반도체 불휘발성 기억장치로서,

검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단, 및

상기 기준비트선전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 상기 프로그램워드선전압 및 프로그램금지전압을 모두 프로그램횟수의 증가에 따라서 점증시키는 수단

을 포함하는 NAND형 반도체 불휘발성 기억장치.
제12항에 있어서,

상기 프로그램금지전압의 프로그램횟수 증가마다의 각 전압점증치는, 상기 프로그램워드선전압의 프로그램횟수 증가마다의 각 전압점증치의 절반으로 설정되는 NAND형 반도체 불휘발성 기억장치.
행렬형으로 배치된 복수의 메모리트랜지스터를 가지고, 비트선에 상기 메모리트랜지스터의 직렬접속에 의하여 형성된 복수의 NAND열이 접속되고, 동일 행에 배치된 메모리트랜지스터가 공통의 워드선에 접속되고, 메모리트랜지스터가 접속된 워드선 및 비트선에 고전압의 프로그램워드선전압 및 기준비트선전압을 인가하여 상기 프로그램워드선전압과 상기 기준비트선전압의 프로그램전압차에 의하여 상기 선택메모리트랜지스터에 전기적으로 데이터프로그램을 행하고, 비선택된 메모리트랜지스터의 워드선과 비트선 중 최소한 어느 한쪽에 상기 프로그램워드선전압보다는 낮고 상기 기준비트선전압보다는 높은 전압치로 설정된 프로그램금지전압을 인가하여 상기 비선택메모리트랜지스터에의 데이터프로그램을 금지하는 NAND형의 반도체 불휘발성 기억장치로서,

검증독출동작을 통하여 복수회의 프로그램동작을 반복하여 행하는 수단, 및

상기 프로그램금지전압을 프로그램횟수에 관계없이 일정한 전압치로 설정하고, 상기 프로그램워드선전압을 프로그램횟수의 증가에 따라서 점증시키며, 상기 기준비트선전압을 프로그램횟수의 증가에 따라서 점감시키는 수단

을 포함하는 NAND형 반도체 불휘발성 기억장치.
제14항에 있어서,

상기 프로그램워드선전압의 프로그램횟수 증가마다의 각 전압점증치와 상기 기준비트선전압의 프로그램횟수 증가마다의 각 전압점감치는, 동일 전압치로 설정되는 NAND형 반도체 불휘발성 기억장치.
제14항에 있어서,

상기 프로그램워드선전압은 승압회로에 의하여 승압된 승압전압이고, 상기 기준비트선전압은 전원전압의 범위내에 있어서 분압된 분압전압인 NAND형 반도체 불휘발성 기억장치.