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KR100465875B1 - 내장 메모리 소자들의 패드 연결구조 - Google Patents

내장 메모리 소자들의 패드 연결구조 Download PDF

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KR100465875B1
KR100465875B1 KR10-2002-0031911A KR20020031911A KR100465875B1 KR 100465875 B1 KR100465875 B1 KR 100465875B1 KR 20020031911 A KR20020031911 A KR 20020031911A KR 100465875 B1 KR100465875 B1 KR 100465875B1
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Abstract

시스템 온 칩내의 복수의 내장 메모리 소자들의 패드 연결구조가 개시된다. 그러한 구조는 내장 메모리 소자들의 신호 라인들중 서로 동일한 용도로 사용되는 신호라인들 끼리는 하나의 공통 패드를 각기 할당하고, 상기 공통 패드와 상기 내장 메모리 소자들의 신호 라인들 사이를 대응되는 멀티플렉서를 통해 연결한 것을 특징으로 함에 의해, 복합 메모리 소자의 입출력 패드수를 대폭적으로 줄임은 물론, 테스트 동작에서 프로빙 횟수의 감소에 따른 패드 손상을 최소화하고, 복수의 내장 메모리 소자들을 한꺼번에 순차적으로 테스트하는 효과를 얻는다.

Description

내장 메모리 소자들의 패드 연결구조{pad connection structure in embedded memory device}
본 발명은 시스템 온 칩(system on chip)에 관한 것으로, 특히 시스템 온 칩내의 내장 메모리 소자(embedded memory device)들의 패드 연결구조에 관한 것이다.
최근의 반도체 제품 가운데에는 여러 종류의 메모리 예컨대 DRAM, SRAM, 플래쉬 메모리 등을 단일 칩에 내장한 복합 메모리 소자(memory merged logic)가 잘 알려져 있다. 시스템 온 칩으로 개발된 복합 메모리 소자에서, 내장 메모리 소자의 집적도가 1M비트 이상으로 증가함에 따라 리던던시 메모리 셀을 갖는 복합 멀티 메모리 시스템 온 칩도 출시되고 있는 실정이다.
상기와 같은 복합 메모리 소자들은 출하 전에 EDS 공정에서 내장 메모리 소자들의 메모리 셀의 결함유무를 체크하는 테스트를 받게 된다. 메모리 테스트 시에 테스터에 연결된 프로브(probe)는 프로빙 패드를 통해 상기 복합 메모리 소자 내의 내장 메모리 소자와 전기적으로 연결된다.
종래의 테스트 수행동작을 간략히 설명하면, DRAM,SRAM,플래쉬 메모리 등과 같은 내장 메모리 소자에 대하여 개별적으로 테스트가 행하여진다. 즉, 종래에는 내장 메모리 소자의 종류 별로 핀의 용도 즉, 입력, 출력, 입/출력 핀의 구별없이 핀을 할당하여 테스트를 수행하기 때문에 각각의 내장 메모리 소자에 대한 개별적인 테스트 만이 가능하였다. 그러한 EDS 테스트의 수행에 따라 프로브는 프로빙 패드와 여러 번 접촉한다. 그러므로 보다 많은 프로빙 횟수는 패드 손상을 유발하고 그에 따라 반도체 제품의 조립 불량율을 증가시키는 문제점을 초래한다.
따라서, 본 발명의 목적은 내장 메모리 소자들을 한꺼번에 순차적으로 테스트할 수 있는 패드 연결구조를 제공함에 있다.
본 발명의 다른 목적은 웨이퍼 레벨 테스트시 프로빙 패드 손상을 최소화할 수 있는 패드 연결구조를 제공함에 있다.
본 발명의 또 다른 목적은 복합 메모리 소자의 입출력 패드수를 대폭적으로 줄일 수 있는 패드 연결구조를 제공함에 있다.
본 발명의 또 다른 목적은 복합 메모리 소자의 메모리 테스팅 시간을 감소시킬 수 있는 패드 연결구조를 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 시스템 온 칩내의 복수의 내장 메모리 소자들의 패드 연결구조는, 상기 복수의 내장 메모리 소자들이 각기 다른 종류의 메모리인 경우에도 상기 내장 메모리 소자들의 신호 라인들중 서로 동일한 용도로 사용되는 신호라인들 끼리는 하나의 공통 패드를 각기 할당하고, 상기 각 공통 패드와 상기 동일한 용도로 사용되는 신호라인들 사이를 대응되는 멀티플렉서를 통해 각기 연결한 것을 특징으로 한다.
상기 신호 라인들은 입력라인, 출력라인, 및 입/출력 라인 중의 적어도 하나일 수 있다.
상기한 장치적 구성에 따르면, 복합 메모리 소자의 입출력 패드수를 대폭적으로 줄임은 물론, 프로빙 횟수의 감소에 따른 패드 손상을 최소화하고, 복수의 내장 메모리 소자들을 한꺼번에 순차적으로 테스트하는 효과가 있다. 따라서, 복합 메모리 소자의 메모리 테스팅 시간이 감소되어 제품의 가격 경쟁력이 높아진다.
도 1은 본 발명의 실시 예에 따른 내장 메모리 소자들의 패드 연결구조도
도 2는 도 1중 입력 및 출력 멀티플렉서의 구현 일예도
도 3은 도 2에 따른 동작 타이밍도
도 4는 도 1중 입/출력 멀티플렉서의 구현 일예도
도 5는 본 발명의 실시 예에 따른 메모리 테스트의 제어흐름도
이하에서는 본 발명의 실시 예에 따른 내장 메모리 소자들의 패드 연결구조 에 대한 바람직한 실시 예가 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
먼저, 본 발명에서는 DRAM, SRAM, 플래쉬 메모리 등을 내장 메모리 소자로서 탑재한 복합 메모리 소자를 한꺼번에 순차적으로 테스트할 수 있는 패드 연결구조를 제공하기 위해, 종래에 내장 메모리 소자들에 각기 배치되어 있던 입력패드, 출력패드, 입/출력 패드를 제거하는 대신에 각각의 공통 패드를 설치한다. 예컨대, SRAM의 제1 입력패드와 DRAM의 제1 입력패드와 플래쉬 메모리의 제1 입력패드를 하나의 공통 입력패드로 대치하고, 입력 멀티플렉서를 통해 연결한다. 여기서, 복수의 입력패드들이 존재할 경우에 상기 SRAM의 제n 입력패드와 DRAM의 제n 입력패드와 플래쉬 메모리의 제n 입력패드는 제n 공통 입력패드로 대치하고, 제n 입력 멀티플렉서를 통해 연결한다.
또한, SRAM의 제1 출력패드와 DRAM의 제1 출력패드와 플래쉬 메모리의 제1출력패드를 하나의 공통 출력패드로 대치하고, 출력 멀티플렉서를 통해 연결한다. 유사하게, SRAM의 제1 입/출력패드와 DRAM의 제1 입/출력패드와 플래쉬 메모리의 제1 입/출력패드를 하나의 공통 입/출력패드로 대치하고, 입/출력 멀티플렉서를 통해 연결한다.
도 1을 참조하면, 본 발명의 실시 예에 따른 내장 메모리 소자들의 패드 연결구조가 도시된다. 도 1에서, 복수의 내장 메모리 소자들(100,200,300)의 패드 연결구조는, 상기 내장 메모리 소자들(100,200,300)의 신호 라인들(L1-L9)중 서로 동일한 용도로 사용되는 신호라인들 끼리(L1-L3, L4-L6, L7-L9)는 대응되는 멀티플렉서들(10,20,30)을 통해 각기 하나의 공통 패드(PD1,PD2,PD3)에 연결한 구성임을 알 수 있다. 여기서, 내장 메모리 소자의 내부에 있던 패드들은 제거되므로, 제1 메모리(100)의 입력단(IN)은 더 이상 입력 패드가 아닌 입력 버퍼의 입력단이며, 출력단(OUT)은 출력 패드가 아닌 출력버퍼의 출력단이고, 입/출력단(I/O)은 입/출력 버퍼의 입/출력단이다. 결국, 상기 신호라인(L1)은 입력 멀티플렉서(10)와 상기 입력 버퍼사이에 패드 없이 연결되는 입력라인이다. 마찬가지로 신호라인들(L2-L9)도 패드를 통함이 없이 연결되는 라인들이다.
상기 입력 멀티플렉서(10)는 입력 멀티플렉싱 제어신호(MICONi)에 응답하여 신호라인들(L1-L3)중 하나를 입력 패드(PD1)와 연결하며, 출력 멀티플렉서(20)는 출력 멀티플렉싱 제어신호(MOCONi)에 응답하여 신호라인들(L4-L6)중 하나를 출력 패드(PD2)와 연결하고, 입/출력 멀티플렉서(30)는 입/출력 멀티플렉싱 제어신호(MIOCONi)와 입출력 제어신호(IO_CTL)에 응답하여 신호라인들(L7-L9)중 하나를 입/출력 패드(PD3)와 연결한다.
도 2는 도 1중 입력 및 출력 멀티플렉서(10,20)의 구현 일예도로서, 입력 멀티플렉서(10)는 공통의 입력 패드(PD1)에 인가되는 입력 신호를 입력단으로 각기 수신하는 삼상태 버퍼들(B1,B2,B3)과, 상기 삼상태 버퍼들(B1,B2,B3)의 각각의 출력단과 접지 사이에 연결된 풀다운 저항들(R1,R2,R3)로 구성된다. 여기서, 삼상태 버퍼부(12)내의 상기 삼상태 버퍼들(B1,B2,B3)은 상기 입력 멀티플렉싱 제어신호(MICONi:MICON1,MICON2,MICON3)의 논리 상태에 따라 어느 하나만이 인에이블되어 상기 입력 패드(PD1)에 인가된 입력 신호를 신호라인들(L1,L2,L3)로 제공한다.
입력 멀티플렉서(10)는 공통의 입력 패드(PD1)에 인가되는 입력 신호를 입력단으로 각기 수신하는 삼상태 버퍼들(B1,B2,B3)과, 상기 삼상태 버퍼들(B1,B2,B3)의 각각의 출력단과 접지 사이에 연결된 풀다운 저항들(R1,R2,R3)로 구성된다. 여기서, 삼상태 버퍼부(12)내의 상기 삼상태 버퍼들(B1,B2,B3)은 상기 입력 멀티플렉싱 제어신호(MICONi:MICON1,MICON2,MICON3)의 논리 상태에 따라 어느 하나만이 인에이블되어 상기 입력 패드(PD1)에 인가된 입력 신호를 신호라인들(L1,L2,L3)로 제공한다.
출력 멀티플렉서(20)는 내장 메모리 소자들의 출력신호 라인(L4-L6)에 각기 제공되는 출력신호를 공통의 출력 패드(PD2)에 인가하기 위한 삼상태 버퍼들(B6,B7,B8)로 구성된다. 여기서, 상기 삼상태 버퍼들(B6,B7,B8)은 상기 출력 멀티플렉싱 제어신호(MOCONi:MOCON1,MOCON2,MOCON3)의 논리 상태에 따라 어느 하나만이 인에이블되어 상기 출력신호 라인(L4-L6)에서 제공되는 출력신호를 공통의 출력 패드(PD2)에 인가한다.
도 3에는 도 2에 따른 동작 타이밍도가 도시된다. 상기 공통 입력 패드(PD1)에 신호파형 PD1과 같은 입력신호가 인가되고, 상기 입력 멀티플렉싱 제어신호(MICON1)가 "로우"상태로 인가되고, 나머지 입력 멀티플렉싱 제어신호들(MICON2,MICON3)이 "하이"상태로 인가된 경우라고 가정하면, 삼상태 버퍼(B1)만이 인에이블되어 신호라인(L1)에는 상기 신호파형 PD1과 같은 입력신호가 그대로 나타난다. 이 때, 상기 삼상태 버퍼들(B2,B3)는 모두 디스에이블 되고 신호 라인들(L2,L3)에는 풀다운 저항들(R2,R3)에 의해 모두 "로우"상태가 나타난다. 상기한 경우는 제1 메모리 예컨대 SRAM(100)의 입력버퍼에 연결된 신호라인(L1)으로 테스트를 위한 입력 신호를 제공하는 경우이다. 만약, 제2 메모리의 입력버퍼에 연결된 신호라인(L2)으로 입력 신호를 제공하는 경우에는 상기 입력 멀티플렉싱 제어신호(MICON2)만이 "로우"상태로 인가된다. 상기 입력 멀티플렉싱 제어신호(MICONi)는 테스트 모드에서는 테스트 장비의 프로세서가 제공하는 신호임이 바람직하고, 노말 동작 모드에서는 시스템 프로세서가 제공하는 신호일 수 있다.
한편, 신호라인(L4)에 도 3의 신호파형(L4)와 같은 출력신호가 제공되고, 상기 출력 멀티플렉싱 제어신호(MOCON1)가 "로우"상태로 인가되고, 나머지 출력 멀티플렉싱 제어신호들(MOCON2,MOCON3)이 "하이"상태로 인가된 경우라고 가정하면, 삼상태 버퍼(B6)만이 인에이블되어 출력패드(PD2)에는 상기 신호파형 L4과 같은 출력신호가 그대로 나타난다. 이 때, 상기 삼상태 버퍼들(B7,B8)는 모두 디스에이블 되고 신호 라인들(L5,L6)의 논리는 하이 임피던스 상태로 된다. 상기한 경우는 제1 메모리 예컨대 SRAM(100)의 출력버퍼에 연결된 신호라인(L4)의 출력신호를 공통의 출력 패드(PD2)로 출력하는 경우이다.
도 4는 도 1중 입/출력 멀티플렉서(30)의 구현 일예도이다. 도면을 참조하면, 입/출력 패드(PD3)에는 삼상태 버퍼들(BU1,BU3,BU5)의 출력단이 공통으로 연결되어 있고, 삼상태 버퍼들(BU2,BU4,BU6)의 입력단에 공통으로 연결되어 있다. 상기 삼상태 버퍼들(BU2,BU4,BU6)의 출력단과 접지사이에는 풀다운 저항들(R1,R2,R3)이 각기 연결된다. 상기 삼상태 버퍼들(BU1-BU6)의 제어단에는 각기 오아 게이트들(OR1-OR6)이 대응연결되고, 오아 게이트들(OR1,OR3,OR5)의 일측입력단에는 입/출력 멀티플렉싱 제어신호(MIOCONi:MIOCON1,MIOCON2,MIOCON3)가 각기 인가되고, 타측입력단에는 입출력 제어신호(IO_CTL)가 공통으로 인가된다. 오아 게이트들(OR2,OR4,OR6)의 일측입력단에는 입/출력 멀티플렉싱 제어신호(MIOCONi:MIOCON1,MIOCON2,MIOCON3)가 각기 인가되고, 타측입력단에는 각기 대응되는 인버터들(IN1,IN2,IN3)을 통해 반전된 입출력 제어신호(IO_CTL)가 공통으로 인가된다.
예를 들어, 상기 입/출력 멀티플렉싱 제어신호(MIOCON1)의 논리가 "로우"이고, 상기 입출력 제어신호(IO_CTL)가 "로우"이면, 오아 게이트(OR1)의 출력만이 "로우"가 되어 삼상태 버퍼(BU1)만이 인에이블된다. 이 경우에는 제1 메모리(100)의 신호 라인(L7)을 통해 출력되는 출력신호가 입/출력 패드(PD3)를 통해 나타난다. 또한, 예를 들어, 상기 입/출력 멀티플렉싱 제어신호(MIOCON1)의 논리가 "로우"이고, 상기 입출력 제어신호(IO_CTL)가 "하이"이면, 오아 게이트(OR2)의 출력만이 "로우"가 되어 삼상태 버퍼(BU2)만이 인에이블된다. 이 경우에는 입/출력 패드(PD3)에 인가된 입력 신호가 제1 메모리(100)의 신호 라인(L7)을 통해 입/출력버퍼에 제공된다.
상기한 바와 같은 패드 연결 구조에 따르면, 패드의 배치 개수를 대폭적으로 줄일 수 있을 뿐 만 아니라, 하나의 공통 패드 프로빙하여 복수의 내장 메모리 소자의 테스트를 한꺼번에 순차적으로 할 수 있게 된다. 결국, 같은 종류의 핀 끼리를 멀티플렉서에 연결한 것과 같은 패드 구조를 가지므로, 모드 선택을 통해 각각의 내장 메모리 소자의 테스트를 순차적으로 테스트 장비의 변경없이 진행할 수 있는 것이다. 또한, 테스트 과정에서 발생되는 페일 정보를 정해진 규칙에 따라 포맷하면, 결함 메모리 셀을 리던던시 메모리 셀로 대치하는 레이저 리페어시 복수의 내장 메모리 소자에 대한 각각의 리페어 어드레스 정보에 따라 한꺼번에 리페어를 수행할 수 있다. 따라서, 테스트에 걸리는 시간 뿐만 아니라 레이저 리페어에 걸리는 시간도 단축된다.
도 5는 본 발명의 실시 예에 따른 메모리 테스트의 제어 흐름도로서, S50단계 내지 S58단계로 이루어져 있다.
내장 메모리 소자들을 구비한 복합 메모리 소자에서 도 1과 같은 패드 연결 구조를 갖도록, 동일한 용도로 사용되는 신호라인들에 멀티플렉서를 통해 연결된 공통 패드를 준비한다. 그러한 상태에서, 메모리 테스트를 진행 시 시간이 가장 짧게 걸리는 SRAM(100)부터 우선적으로 진행하여 그 테스트 결과를 임시로 저장하고,가장 마지막에 플래쉬 메모리(300)까지 테스트를 진행 한 후, 최종 페일 어드레스 정보를 정해진 규칙에 의거하여 발생시킨다.
S50단계 내지 S52단계는 상기 SRAM(100)에 대한 테스트 제어 플로우에 관한 것으로, S50단계에서 테스트 프로세서는 내부의 저장용 메모리 영역에 제1 메모리(100)의 페일 어드레스 메모리를 셋팅하고, 테스트를 수행하여 제1 메모리(100)내의 메모리 셀들에 대한 페일 어드레스를 저장한다. S51단계에서 SRAM(100)에 대한 테스트가 완료되었는 지를 체크하여 완료되었으면, S52단계에서 페일 어드레스 메모리에 저장된 페일 어드레스에 따라 리던던시 정보를 분석한다. 상기 S52단계가 완료되면, 제2 메모리 예컨대 DRAM(200)에 대한 테스트가 프로빙의 변경없이 이어서 진행된다.
S53단계 내지 S55단계는 상기 DRAM(200)의 테스트를 거쳐 플래쉬 메모리(300)에 대한 테스트 제어 플로우에 관한 것으로, 테스트 대상 메모리만 변경되었을 뿐, 상기 S50단계 내지 S52단계의 동작과 동일하다. 상기 S55단계가 완료되면, 이제 모든 내장 메모리 소자들에 대한 테스트가 완료된 것이므로, S56단계 내지 S58단계가 실행된다.
S56단계는 제1 메모리에서 제n 메모리 까지의 리던던시 어드레스가 조합되어 저장이 되는 단계이고, S57단계에서 저장 동작이 완료되면, S58단계가 수행된다. 상기 S58 단계는 바이닝(Binning)실행 단계로서, 여기서 리던던시 어드레스는 레이저 리페어 공정에서 레이저 리페어동작이 자동으로 실행될 수 있도록 정해진 규칙에 따라 일정 코드로 포맷된다. 예컨대 제1 내장 메모리 소자의 바이닝은 X0000000- X00FFFFF 코드로 되면, 제2 메모리의 바이닝은 X0100000 - X01FFFFF 코드로 되고, 제3 내장 메모리 소자의 바이닝은 X1000000 - X10FFFFF 코드로 될 수 있다. 여기서, "00","01","10"은 내장 메모리의 종류를 구분하기 위한 구분 코드이다.
이와 같이, 각각의 공통 패드를 통해 복수의 내장 메모리 소자들에 대한 테스트를 차례로 한꺼번에 진행하여 상기 내장 메모리 소자들 각각의 결함 어드레스 처리 및 리페어 공정이 한꺼번에 수행되도록 하면, 복합 메모리 소자의 입출력 패드수를 대폭적으로 줄임은 물론, 프로빙 횟수의 감소에 따른 패드 손상을 최소화하고, 복수의 내장 메모리 소자들을 한꺼번에 순차적으로 테스트할 수 있다. 또한, 복합 메모리 소자의 메모리 테스팅 시간이 감소되어 제품의 가격 경쟁력이 높아지면, 테스트를 위한 테스트 장비의 리소스를 효율적으로 사용할 수 있다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 회로의 세부나 멀티플렉서의 세부 구조를 다양한 형태로 변경할 수 있음은 물론이다.
상기한 바와 같은 본 발명에 따르면, 복합 메모리 소자의 입출력 패드수를 대폭적으로 줄임은 물론, 프로빙 횟수의 감소에 따른 패드 손상을 최소화하고, 복수의 내장 메모리 소자들을 한꺼번에 순차적으로 테스트하는 효과가 있다. 따라서,복합 메모리 소자의 메모리 테스팅 시간이 감소되어 제품의 가격 경쟁력을 높이는 장점이 있다.

Claims (6)

  1. 시스템 온 칩내의 복수의 내장 메모리 소자들의 패드 연결구조에 있어서,
    상기 복수의 내장 메모리 소자들이 각기 다른 종류의 메모리인 경우에도 상기 내장 메모리 소자들의 신호 라인들중 서로 동일한 용도로 사용되는 신호라인들 끼리는 하나의 공통 패드를 각기 할당하고, 상기 각 공통 패드와 상기 동일한 용도로 사용되는 신호라인들 사이를 대응되는 멀티플렉서를 통해 각기 연결한 것을 특징으로 하는 패드 연결구조.
  2. 제1항에 있어서, 상기 신호 라인들은 입력라인, 출력라인, 및 입/출력 라인 중의 적어도 하나임을 특징으로 하는 패드 연결구조.
  3. 제2항에 있어서, 상기 입력라인은 내장 메모리 소자들의 입력버퍼와 연결되고, 상기 출력라인은 상기 내장 메모리 소자들의 출력버퍼와 연결되며, 상기 입/출력 라인은 상기 내장 메모리 소자들의 입/출력 버퍼와 연결됨을 특징으로 하는 패드 연결구조.
  4. 제2항에 있어서, 내장 메모리 소자들은 스태틱 랜덤 억세스 메모리, 다이나믹 랜덤 억세스 메모리, 또는 플래쉬 메모리 중의 적어도 하나를 포함 함을 특징으로 하는 패드 연결구조.
  5. (삭제)
  6. (삭제)
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