KR100429095B1

KR100429095B1 - 집적회로의랜덤액세스메모리및이를테스트하는방법

Info

Publication number: KR100429095B1
Application number: KR1019950043797A
Authority: KR
Inventors: 프래딥배너지; 패트릭티.추앙; 에툴브이.기아
Original assignee: 소니 일렉트로닉스 인코포레이티드
Priority date: 1994-11-30
Filing date: 1995-11-27
Publication date: 2004-07-30
Anticipated expiration: 2015-11-27
Also published as: KR960018117A; JPH08235900A; US5537355A

Abstract

본 발명의 장치 및 방법은 테스트 장치와 랜덤 액세스 메모리(RAM)간의 인터페이스를 제공한다. 램은 두 종류의 RAM, 즉, TAG RAM 및 데이터 RAM으로 구성된다. 정규 동작에서, TAG RAM은 램 외부의 어떠한 장치에도 연결되지 않는다. 따라서, TAG RAM을 테스트하기 위해, 테스트 장치와 TAG RAM을 연결하는 수단이 제공되어야 한다. 상기 TAG RAM과 상기 테스트 장치를 인터페이스하기 위한 한가지 가능한 구성은 테스트 장치의 각 출력 핀에 대해 테스트 장치로부터 상기 TAG RAM으로의 라인을 전용하는 것이며, 이로써, 칩 크기가 상당히 증가한다. 이러한 크기 증가를 감소시키기 위해서, 본 발명에 따르면, 테스트 장치로부터의 기록 라인들은 정규 동작동안 상기 TAG RAM에 의해 사용되는 버스를 공유한다. 멀티플렉서는 테스트 데이터와 정규 어드레스 데이터 사이에서 선택을 행하여 버스를 통해 데이터의 완전성을 보장한다. 본 발명에 따라 라인들을 공유함으로써, TAG RAM은 칩 크기가 최소로 확장하여 테스트 장치와 인터페이스할 수 있다.

Description

집적 회로의 랜덤 액세스 메모리 및 이를 테스트하는 방법

발명 분야

본 발명은 집적 회로 메모리에 관한 것으로, 보다 구체적으로 다수의 랜덤 액세스 메모리(RAM) 블럭들을 테스트하는 장치 및 방법에 관한 것이다.

배경

랜덤 액세스 메모리(RAM)는 컴퓨터들 및 다수의 다른 디지털 시스템들에서 사용되는 공통 장치이다. 모놀리식 RAM이 제조될 때, 제조 공정에서의 오류들은 RAM 소자들에 결함을 야기할 수도 있다. 결함이 있는 RAM 소자들을 액세스하는 것을 피하기 위해서, 결함 소자들을 발견하여 바이패스한다. 특정 셀이 올바르게 기능하는지 여부를 판단하기 위해 RAM 내의 각 메모리 셀(1비트)에 데이터를 기록 및 판독하는 테스트 기술에 의해 결함 소자들이 위치가 결정된다.

1994년 출원된 본원에 관련된 "집적 캐시 메모리"에 개시되어 있는 집적 캐시 메모리 장치에 있어서, 캐시 램은 2개의 소자들, 즉, 데이터 RAM과 TAG RAM으로 분할되며, 각 소자는 완전히 테스트되어야 한다. 데이터 RAM은 중앙 처리 장치(CPU) 또는 디스크 드라이브와 같은 저장 장치에 전송될 데이터를 저장한다. TAG RAM은 상위(higher order) 어드레스들을 저장한다. 내부 TAG RAM의 내용들이 액세스된 메모리 셀의 상위 어드레스와 동일할 때, 데이터 RAM은 데이터 버스를 액세스할 수 있게 된다. TAG RAM에는 제어기에 의해 램 메모리 내부에 저장된 어드레스들이 제공되며 TAG RAM은 정규 동작 모드에서 데이터 RAM 및 제어기에만 데이터를 제공한다. 따라서, 상술된 바와 같이, 정규 모드에서, TAG RAM은 램 메모리 외부의 임의의 장치들에 데이터를 제공하거나 임의의 외부 장치들로부터 기록될 데이터를 수신하지 않는다. 그러나, 테스트 모드에서 TAG RAM은 테스트 및 수리될 수 있도록 액세스되어야 한다.

TAG RAM이 테스트되어야 하기 때문에, TAG RAM이 테스트 장치와 인터페이스할 수 있도록 라인들이 메모리에 부가되어야 한다. 데이터 RAM의 N개의 블럭들에 대응하는 TAG RAM의 N개 블럭들이 있고, 각 TAG RAM이 테스트 장치와 인터페이스하는데 필요한 20개의 태그 비트를 갖는다면, TAG RAM을 테스트할 목적을 위해서만 2*20*N개의 라인들이 메모리에 부가되어야 한다. 데이터 RAM과는 달리 TAG RAM은 판독 및 기록 동작들을 위해 개별적인 인터페이스들을 필요로 하기 때문에, 판독 및 기록 동작들을 위해 개별적인 라인이 부가되어야 하므로 상기 인수 2가 발생한다. 이러한 부가적인 라인들은 테스트 장치와 인터페이스하는 I/O 구조와 TAG RAM 을 결합해야 하고, 일반적으로 상기 I/O 구조는 TAG RAM으로부터 비교적 멀리 위치되기 때문에, 비교적 큰 칩 면적을 점유한다. 따라서, TAG RAM을 테스트하기 위해 필요한 상기 라인들은 RAM의 크기를 상당히 증가시킨다.

상술된 바와 같이, 본 발명은 RAM의 크기를 별로 증가시키지 않고 TAG RAM의 다수의 블럭들을 테스트하는 방법 및 장치를 제공함으로써 종래 기술의 한계를 극복하기 위한 것이다.

발명의 개요

본 발명의 방법 및 장치는 테스트 장치와 RAM간의 인터페이스를 제공한다. RAM은 두 종류의 RAM, 즉, TAG RAM과 데이터 RAM이 있다. 정규 모드 동작에서, TAG RAM은 상위 어드레스들을 수신 및 기록하거나 상위 어드레스들과 액세스된 메모리 셀의 상위 어드레스를 비교하여 적중(hit) 또는 적중 실패(miss)를 판단한다. 정규 모드에서, TAG RAM은 장치의 임의의 외부 장치들에 데이터를 제공하지 않는다. 따라서, TAG RAM을 테스트하기 위해서, 테스트 장치와 TAG RAM을 연결하는 메카니즘이 제공되어야 한다. TAG RAM과 테스트 장치를 인터페이스하는 가능한 한가지 구조는 TAG RAM의 상위 어드레스 비트 각각에 대해 테스트 장치로부터 TAG RAM 으로의 라인을 전용하는 것이다. 그러나, 인터럽트되지 않는 다수의 라인들에 의해 TAG RAM과 테스트 장치를 접속하는 것은 칩 크기를 상당히 증가시킨다. 이러한 크기의 증가를 감소시키기 위해서, 본 발명에 따르면, 테스트 장치로부터의 기록 라인들은 정규 동작동안 TAG RAM에 의해 사용되는 버스를 공유한다. 멀티플렉서는 테스트 데이터와 정규 어드레스 데이터 사이에서 선택을 행하여 버스 상에서의 데이터의 완전성을 보장한다. 본 발명에 따라 라인들을 공유함으로써, TAG RAM은 칩 크기를 비교적 적게 확장하여 테스트 장치와 인터페이스할 수 있다.

본 발명의 바람직한 설명

본 발명은 테스트를 위해 효율적으로 구성된 TAG RAM(TAG RAM)을 갖는 랜덤 액세스 메모리(RAM)를 개시한다. 본 발명이 특정 회로, 블럭도 및 신호 등을 참조하여 설명될지라도, 이 기술분야에 숙련된 사람들은 이러한 상세한 설명이 단지 본 발명의 이해를 돕기 위해 개시된 것이라는 것을 이해할 것이다. 예를 들어, TAG RAM에는 20개의 입력/출력 라인들이 제공되어 있지만 TAG RAM은 임의 수의 입력/출력 라인들을 가질 수도 있다. 따라서, 이 기술분야에 숙련된 사람들은 본 발명이 이러한 구체적인 상세한 설명 없이 실행될 수도 있음을 인식할 것이다. 다른 예에 있어서, 공지된 회로들은 본 발명을 모호하게 하지 않도록 블럭도로 도시되어 있다.

제 1 도는 RAM(5)을 포함하는 디지털 시스템을 도시한 것이다. 도면에서 도시된 바와 같이, 시스템은 버스(29)를 통해 CPU(25) 및 메인 메모리(27)에 연결된 RAM(5)을 포함한다. 데이터는 버스(29)를 통해 CPU(25)와 RAM(5), 메인 메모리(27)와 RAM(5) 사이에서 전송된다.

제 1 도에 도시된 바와 같이, RAM(5)은 또한 데이터 RAM(20) 및 TAG RAM(22)을 포함한다. 데이터 RAM(20)은 CPU(25) 또는 메인 메모리(27)와 같은 저장 장치에 전송되는 데이터를 저장한다. TAG RAM(22)은 상위 어드레스들을 저장한다. TAG RAM(22)의 내용이 액세스된 메모리 셀의 상위 어드레스와 동일할 때, 데이터 RAM(20)은 데이터 버스(29)를 액세스할 수 있게 된다. 특히, 제 1 도에 도시된 바와 같이, 데이터 RAM(20)은 2개의 블럭들(24, 26)을 더 포함하고, TAG RAM(22)은 2개의 대응 블럭들(28, 30)을 더 포함한다. 액세스된 메모리 셀 어드레스의 상위 부분이 블럭(28)에 저장된 어드레스와 일치하면, 블럭(24)의 대응하는 셀이 판독 또는 기록된다. 유사하게, 블럭(30)에서 일치가 발생하면, 블럭(26)의 대응하는 셀이 판독 또는 기록된다. TAG RAM(22) 및 제어기(21)에는 도면에 도시된 바와 같이 외부에서 어드레스들이 제공된다. TAG RAM(22)은 적중 또는 적중 실패 신호를 데이터 RAM(20)에 제공한다.

데이터 RAM(20)에는 메인 어드레스 버스(42)에 차례로 연결되는 버스들(46, 48)을 통해 데이터의 어드레스들이 제공된다. TAG RAM(22)은 버스(47)를 통해 메인 어드레스 버스(42)에 연결된다. TAG RAM(22)에 제공되는 하위 어드레스들은 데이터 RAM(20) 내의 어드레스에 대응하는 특정 셀을 선택한다. TAG RAM(22)에 제공되는 상위 어드레스들은 저장된 태그 비트들과 비교된다. 일치하면, 데이터 RAM(20)으로부터의 대응하는 셀이 판독 또는 기록된다.

제 1 도에 도시된 회로 레이아웃(layout)은 TAG RAM (22)으로부터 외부 장치에 임의의 데이터가 판독되거나 또는 TAG RAM(22)에 기록되는 것을 허용하지 않는다. 상술된 바와 같이, TAG RAM(22)은 외부 소스로부터 어드레스들을 수신하지만, 이 어드레스들은 셀을 선택하여 그 셀의 내용과 비교할 때에만 사용된다. TAG RAM(22)에 기록된 데이터는 태그 비트들로 지칭되는 상위 어드레스들로서 라인(47)을 통해 제공된다. 유사하게, 제 1 도에 도시된 바와 같이, 데이터는 TAG RAM(22)으로부터 램(5)의 외부 장치로 판독될 수 없다. TAG RAM(22)을 테스트하기 위해 외부 장치와 TAG RAM(22)의 인터페이스가 요구된다.

TAG RAM과 데이터 RAM 모두는 메모리들이 적합하게 제조되었는지의 여부가 테스트되어야 한다. RAM을 테스트하기 위해서, 테스트 장치가 램에 연결되고 램의 각 셀(1비트)에 기록하며, 특정 셀이 올바르게 기능하는지의 여부를 판단하기 위해 이 셀들이 판독된다. 상술된 바와 같이, TAG RAM(22)은 판독을 위해 RAM(5)의 어떤 외부 장치와도 통신하지 않기 때문에, TAG RAM(22)을 갖춘 테스트 장치를 연결하기 위해 테스트 라인들이 램(5)에 부가되어야 한다.

제 2 도는 외부의 테스트 장치(32)와 TAG RAM(22)이 인터페이스하는 한가지 가능한 회로 레이아웃을 도시한 것이다. 테스트 장치(32)는 I/O 장치(36)를 통해 TAG RAM(22)에 연결되고, 이 I/O 장치(36)는 20비트 버스(31)와 20비트 버스(35)를 통해 TAG RAM(22)의 블럭(28)에 연결된다. 유사하게, 테스트 장치(32)는 I/O 장치(39)를 통해 TAG RAM(22)의 블럭(30)에 연결되고, 이 I/O 장치(39)는 20비트버스(33)와 20비트 버스(37)를 통해 블럭(30)에 연결된다. 버스들(35, 37)은 데이터가 TAG RAM(22)으로부터 테스트 장치(32)로 판독되도록 하고, 버스들(31, 33)은 데이터가 테스트 장치(32)로부터 TAG RAM(22)에 기록되도록 한다. 따라서, 제 2 도에 도시된 레이아웃에 따라, TAG RAM(22)과 테스트 장치(32)가 인터페이스하기 위해서는 80개의 부가적인 라인을 필요로 하며, 이로써 RAM(5)의 크기를 증가시킨다.

제 3 도는 본 발명에 따라 테스트 장치에 연결된 RAM 메모리를 도시한 것이다. 데이터 RAM(20)은 I/O 장치(36), 멀티플렉서(58), 및 버스들(34, 38)을 통해 테스트 장치(32)에 연결된다. TAG RAM(22)은 멀티플렉서들(52, 58), I/O 장치(36), 및 버스들(34, 40, 56, 57, 59)을 통해 테스터(32)에 연결된다. 멀티플렉서(58)는 데이터 RAM(20)과 TAG RAM(22) 간의 데이터 선택을 행한다.

테스트 데이터를 TAG RAM(22)에 기록하기 위해서, 버스(40)를 통해 제공된 테스트 데이터가 멀티플렉서(52)에 제공된 신호에 의해 선택되고, 이어서 기록 테스트 데이터가 버스(56)를 통해 TAG RAM(22)에 제공된다. 멀티플렉서(52)에 제공된 선택 신호는 이하 더 상세히 설명될 것이다. 테스트 데이터의 부가적인 2개의 비트들은 양방향 버스(57)를 통해 TAG RAM(22)에 기록된다. 정규 모드에서, 버스(44)를 통해 제공된 어드레스 데이터는 멀티플렉서(52)에 제공된 신호에 의해 선택되고 이 어드레스 데이터는 버스(56)를 통해 TAG RAM(22)에 제공된다.

TAG RAM(22)으로부터 테스트 장치(32)로 판독하기 위해서, 버스들(57, 59)이 TAG RAM(22)의 각 블럭(28, 30)에 연결된다. 버스들(57, 59)은 또한 버스(40)에 연결된다. 버스(59)는 TAG RAM(22)으로부터 어드레스 데이터가 제공되는 16비트의 단방향 버스이고, 버스(57)는 상술된 바와 같이 양방향의 2비트 버스이다. TAG RAM(22)에 대한 기록 인터페이스들은 기록 동작들을 수용할 수 없기 때문에, 개별적인 버스들(57, 59)이 요구된다.

제 3 도에 도시된 정규 모드 어드레싱은 전형적인 것이다. 정규 모드에서, 선택된 메모리 셀의 전체 30비트 어드레스가 버스(42)를 통해 제공된다. <2:3> 어드레스 비트들은 버스(46)를 통해 데이터 RAM(20)에 제공되고, <4:15> 어드레스 비트들은 버스(48)를 통해 데이터 RAM(20)에 제공된다. <4:15> 어드레스 비트들은 버스(50)를 통해 TAG RAM(22)에 제공된다.

바람직한 실시예에서, 데이터 RAM(20)은 2개의 블럭들(24, 26)로 구성된다. TAG RAM(22)은 대응하는 블럭들(28, 30)을 갖고, 각 블럭(28, 30)은 개별적으로 테스트되어야 한다. 이 기술분야에 숙련된 사람들에게 이미 인식된 바와 같이, 버스(56)를 공유하는 각 부가적인 블럭이 있는 경우, 부가적인 블럭들은 TAG RAM(22)에 부가된다.

제 3 도에서 도시된 본 발명은 제 2 도에서 설명된 레이아웃보다 상당히 작은 칩이 되게 한다. 제 2 도에 도시된 바와 같이 블럭들(28, 30)과 테스트 장치(32)를 인터페이스하기 위한 80개의 라인들을 부가하는 대신에, 제 3 도에서 도시된 레이아웃은 18개 라인들과 멀티플렉서(52)만을 부가한다. 2개 이상의 블럭들을 갖는 메모리에 대해, 본 발명은 테스트 라인들이 TAG RAM의 각 블럭에 전용되는 RAM에 비해 칩 크기 면적을 상당히 축소시키게 된다는 것을 쉽게 알 수 있다.

제 4 도는 테스트 장치(32)와 제어기(21)간의 인터페이스를 도시한 것이다.제어기(21)는 제 1 도에 도시된 바와 같이 TAG RAM(22)에 접하여 위치하며, I/O 장치(36) 및 버스들(60, 64)을 통해 테스트 장치(32)에 연결된다. 제 4 도에 도시된 바와 같이, 버스(60)는 멀티플렉서(52)가 상기 상술된 바와 같이 테스트 데이터를 선택하도록 제어기(21)가 테스트 모드 선택 입력을 멀티플렉서(52)에 공급하게 하는 제어 신호를 제어기(21)에 제공한다. 버스(64)의 블럭 선택 라인은 TAG RAM 테스트용 블럭(28, 30)과 데이터 RAM(20)의 판독 및 기록 동작용 블럭들(24, 26) 사이에서 선택을 행하도록 선택 신호들을 제어기(2)에 제공한다.

바람직한 실시예에서, 테스트 장치(32)는 TAG RAM(22)을 두 단계로 액세스한다. 바람직한 실시예에서, TAG RAM(22)은 테스트 장치(32)와 인터페이스해야 하는 20개의 입력/출력 라인들을 갖는다. 따라서, 판독 동작 또는 기록 동작은 두 단계로 발생될 수 있고, 여기서 18개 비트들은 제 1 단계에서 판독 또는 기록되고 2개 비트들은 제 2 단계에서 판독 또는 기록된다. 버스(64)로부터의 단계 선택 라인은 제어기(21)에 적절한 단계를 제공한다. 제어기(21)는 제 3 도에 도시된 바와 같이, 버스들(56, 57, 59)을 통해 적절한 비트들이 차례로 판독 또는 기록되도록 한다. TAG RAM(22)을 두 단계로 액세스하는 것은 RAM(5)에 부가되어야 하는 라인들의 수를 감소시키는 반면, TAG RAM(22)을 테스트하는데 필요한 시간량은 증가시킨다.

본 발명은 바람직한 실시예에 관련하여 설명되지만, 다수의 변경, 개량, 변화 및 용도가 있다는 것은 상술된 설명에 비추어 이 기술분야에 숙련된 사람들에게는 명백할 것이다. 예를 들어, 양방향 버스(57)가 생략될 수도 있고, TAG RAM(22)이 두 단계 이상 또는 한 단계만으로 액세스 될 수도 있다. 본 발명의 다수의 다른응용들도 가능하다.

제 1 도는 TAG RAM 및 데이터 RAM을 갖춘 랜덤 액세스 메모리(RAM)를 포함하는 컴퓨터 시스템의 블럭도.

제 2 도는 TAG RAM과 테스트 장치를 인터페이스하기 위한 하나의 가능한 회로 구성도.

제 3 도는 TAG RAM과 테스트 장치를 인터페이스하기 위한 본 발명에 회로 구성도.

제 4 도는 테스트 장치와 RAM 내의 제어기간의 인터페이스를 도시하는 도면.

※ 도면의 주요부분에 대한 부호의 설명 ※

5 : RAM 25 : CPU

20 : 데이터 RAM 22 : TAG RAM

Claims

테스트 장치에 의해 테스트될 수 있는 집적 회로 랜덤 액세스 메모리(RAM)에 있어서:

적어도 하나의 데이터 블럭을 갖는 데이터 RAM;

적어도 하나의 데이터 블럭을 갖는 TAG RAM;

어드레스 버스;

상기 테스트 장치에 연결되는 기록 테스트 버스; 및

적어도 2개의 입력들을 갖는 제 1 멀티플렉서로서, 상기 제 1 멀티플렉서의 한 입력은 상기 기록 테스트 버스에 연결되고 다른 한 입력은 상기 어드레스 버스에 연결되고, 상기 제 1 멀티플렉서의 출력은 상기 TAG RAM의 블록들 중 적어도 하나에 연결되는, 상기 제 1 멀티플렉서를 포함하는, 집적 회로 랜덤 액세스 메모리.
제 1 항에 있어서,

상기 테스트 장치 및 상기 기록 테스트 버스에 연결된 입력/출력 장치를 더 포함하는, 집적 회로 랜덤 액세스 메모리.
제 2 항에 있어서,

상기 TAG RAM의 적어도 한 블럭 및 상기 테스트 장치에 연결된 판독 테스트 버스를 더 포함하는, 집적 회로 랜덤 액세스 메모리.
제 3 항에 있어서,

상기 판독 테스트 버스는 상기 입력/출력 장치를 통해 상기 테스트 장치에 연결되는, 집적 회로 랜덤 액세스 메모리.
제 4 항에 있어서,

상기 테스트 장치 및 상기 TAG RAM의 적어도 한 블럭에 연결된 양방향 판독/기록 버스를 더 포함하는, 집적 회로 랜덤 액세스 메모리.
제 1 항에 있어서,

상기 테스트 장치에 의해 제공된 테스트 데이터를 선택하기 위해 신호를 제공하는 상기 제 1 멀티플렉서의 선택 입력에 연결되는 제어기를 더 포함하는, 집적 회로 랜덤 액세스 메모리.
제 1 항에 있어서,

적어도 2개의 입력들을 갖는 제 2 멀티플렉서로서, 그 한 입력은 상기 데이터 RAM에 연결되고 다른 한 입력은 상기 테스트 장치에 연결되고, 상기 제 2 멀티플렉서의 출력은 상기 입력/출력 장치에 연결되는, 상기 제 2 멀티플렉서를 더 포함하는, 집적 회로 랜덤 액세스 메모리.
적어도 하나의 데이터 블럭을 갖는 TAG RAM 및 적어도 하나의 데이터 블럭을 갖는 데이터 RAM을 구비한 집적된 회로 랜덤 액세스 메모리(RAM)를 테스트하는 방법에 있어서:

테스트 장치로부터 선택 장치에 기록 테스트 데이터를 제공하는 단계;

기록 테스트 데이터와 어드레스 데이터 사이에서 선택을 행하는 단계; 및

상기 기록 테스트 데이터를 상기 TAG RAM의 적어도 한 블럭에 제공하는 단계를 포함하는, 랜덤 액세스 메모리 테스트 방법.
제 8항에 있어서,

상기 선택 장치는 멀티플렉서를 포함하는, 랜덤 액세스 메모리 테스트 방법.
제 9항에 있어서,

상기 테스트 장치로부터 제어기에 제어 신호를 제공하는 단계; 및

상기 기록 테스트 데이터를 선택하기 위해 상기 제어기로부터 상기 선택 장치에 선택 신호를 제공하는 단계를 더 포함하는, 랜덤 액세스 메모리 테스트 방법.
제 8항에 있어서,

상기 TAG RAM은 적어도 2개의 블럭들을 포함하고,

상기 테스트 방법은,

상기 테스트 장치로부터 제어기에 제어 신호들을 제공하는 단계; 및

판독 또는 기록 동작을 위해 상기 TAG RAM의 블럭을 선택하기 위해 상기 제어기로부터 상기 TAG RAM에 제어 신호들을 제공하는 단계를 더 포함하는, 랜덤 액세스 메모리 테스트 방법.
제 11항에 있어서,

상기 TAG RAM의 제 1 다수 비트들에 대해 판독 또는 기록 동작을 수행하는 단계; 및

상기 TAG RAM의 제 2 다수 비트들에 대해 판독 또는 기록 동작을 수행하는 단계를 더 포함하는, 랜덤 액세스 메모리 테스트 방법.