KR100461969B1 - Ｃｍｏｓ 공정을 통해 구현된 지수함수 발생기 및 그를이용한 가변이득증폭기 - Google Patents

Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 지수함수 발생기 및 그를 이용한 가변이득 증폭기에 관한 것이며, CMOS 공정을 통해 구현하더라도 적절한 지수함수의 구현이 가능한 지수함수 발생기를 제공하고, 상기 지수함수 발생기를 구비하는 가변이득 증폭기를 구현함에 있어서, CMOS 공정으로의 구현에 적합하도록 하는데 그 목적이 있다. 본 발명에서는 지수함수 발생기를 CMOS 공정을 통해 구현한다. CMOS 소자는 자체적으로 지수함수를 구현하기 어렵기 때문에 본 발명에서는 제어전압에 대하여 서로 다른 기울기로 변화하는 전압 신호를 각각 생성하고, 두 신호를 가산하여 근사적인 지수함수를 구현하는 방식을 사용한다. 한편, 본 발명은 상기와 같은 지수함수 발생기를 포함하는 VGA를 설계함에 있어서, CMOS 공정으로의 구현에 적합하도록 한다. 즉, CMOS 소자의 특성 열화를 고려하여 입력단에서는 고정 이득 증폭만을 수행하도록 하며, 실질적인 이득 가변을 수행하는 가변 이득 셀(차동 전압 증폭기)의 바이어스 제어를 위해 지수적인 제어전류를 인가함으로써 이득을 선형적으로 가변하며, 공정, 온도 등의 외부 요소의 변화에 안정하도록 오믹 영역에서 동작하는 FET로 로드를 구성한다.

Description

ＣＭＯＳ 공정을 통해 구현된 지수함수 발생기 및 그를 이용한 가변이득 증폭기{Exponential function generator implemented by CMOS process and variable gain amplifier using the same}

본 발명은 반도체 회로 기술에 관한 것으로, 특히 지수함수 발생기 및 그를 이용한 가변이득 증폭기(variable gain amplifier, VGA)에 관한 것이다.

이동통신 시스템에서 수신기는 넓은 대역의 신호 파워를 수신하게 된다. 특히 광대역 코드분할다중접속(CDMA) 단말기에 사용되는 수신기는 적절한 신호 처리를 위해 수신된 신호의 파워를 제어해야 한다. 또한, CDMA 단말기에 사용되는 송신기는 다른 단말기와의 과도한 간섭을 피하기 위하여 송신 파워를 제어해야 한다. 한편, 이러한 파워 제어에 대한 고려는 협대역 아날로그주파수변조(FM) 시스템의 송/수신기에 있어서도 적용된다.

듀얼-모드 CDMA/FM 이동통신 시스템은 디지털 CDMA 변조 및 아날로그 FM 변조 각각을 위해 송/수신된 신호에 대한 파워 제어를 제공해야 한다. 이러한 듀얼-모드 단말기에서는 CDMA 및 FM 신호와 관련된 규격과 동작 범위를 고려해야 하기 때문에 파워 제어 과정이 매우 복잡하다. 따라서, CDMA 및 FM 신호를 위한 자동이득제어(AGC) 회로를 별도로 준비하는 경우, 듀얼-모드 단말기의 복잡도와 단가를 높이는 결과를 초래한다. 따라서, CDMA 및 FM 신호 모두에 대해 동작하는 AGC 회로가 필요하게 되었다.

이러한 AGC 회로 중 하나인 VGA는 제어 전압에 비례하는 이득을 제공한다. VGA는 인가된 제어 전압에 대하여 지수적인 전압 이득을 제공함으로써 인가된 제어 전압에 선형적으로 비례하는 선형인 파워 이득을 데시벨(dB)로 제공한다. VGA는 수신기, 송신기를 포함하는 많은 어플리케이션에 사용될 수 있다.

첨부된 도면 도 1은 듀얼-모드 CDMA/FM 단말기의 수신기에 포함된 종래의 가변이득 증폭기(VGA)의 블럭 다이어그램을 도시한 것이다[미국특허 US5,880,631호 참조].

도 1을 참조하면, 종래의 VGA(100)는 입력단(120)과, 두 개의 전류 증폭기(160A, 160B)를 구비한다. 전류 증폭기(160A, 160B)를 2단으로 직렬 연결한 것은 AGC의 다이나믹 레인지를 증대시키기 위한 것으로, 필요에 따라 그 수를 조절할 수 있다.

입력단(120)은 각각 입력 포트(171, 170)를 가진 FM 입력단(121)과 CDMA 입력단(122)를 별도로 구비한다. FM 입력단(121)과 CDMA 입력단(122)은 FM/CDMA 모드 선택 신호에 제어 받는 스위치(123)를 통해 전류 증폭기(160A)에 선택적으로 연결된다.

한편, VGA(100)는 다수의 바이어스 포트(110, 130, 150A, 150B)를 구비하는데, 이들은 VGA(100)에 인가되는 제어 전압을 인가하기 위한 것이다. VGA(100)를 구성하는 각 단의 이득은 제어 전압(예컨대, 신호 강도를 결정하는 수신기 검출 회로에 의해 생성되는 제어 전압)에 의해 제어된다. 각 단은 트랜지스터와 같은 능동 소자를 포함하는 다양한 구성 요소로 이루어진다.

입력단(120)은 약 3.6V 정도의 낮은 공급 전원에서 동작하기 때문에, VGA(100)의 능동 소자들이 비선형 영역에서 동작하는 것과 입력 신호가 왜곡되는 것을 방지하기 위하여 입력단(12)은 입력 전압 신호를 전류 신호로 변환한다.

한편, 도 1에는 트랜스컨덕턴스 바이어스 제어 회로(140)와 그에 부속된 바이어스 포트(130)가 도시되어 있는 바, 이에 대해서는 후술하기로 한다.

첨부된 도면 도 2는 상기 도 1의 CDMA 입력단(122)의 회로도이다. CDMA 입력단(122)은 길버트 셀 감쇄기(Gilbert cell attenuator)(226)와 가변 트랜스컨덕턴스 증폭기(227)로 구성되며, 다음의 네 가지 기능을 수행한다.

첫째로, 가변 트랜스컨덕턴스 증폭기(227)는 입력 전압 신호를 전류 신호로 변환한다. 둘째로, 가변 트랜스컨덕턴스 증폭기(227)와 길버트 셀 감쇄기(Gilbert cell attenuator)(226)의 조합은 바이어스 포트(110)에서의 제어 전압을 선형적으로 조절함으로써 지수적으로 변화하는 신호의 가변 증폭을 수행한다. 세째로, 가변 트랜스컨덕턴스 증폭기(227)에서의 증가된 에미터 퇴화(emitter degeneration)는 입력 전압 신호가 크고 VGA(100)의 IMD가 가장 현저할 때 IMD를 감소시킨다. 즉,가변 트랜스컨덕턴스 증폭기(227)에서의 에미터 퇴화가 증가함에 따라 CDMA 입력단(122)의 트랜스컨덕턴스는 감소된다. 네째로, 가변 트랜스컨덕턴스 증폭기(227)에서의 감소된 에미터 퇴화는 입력 전압 신호가 작고 노이즈 성능이 가장 크리티컬할 때 VGA(100)의 노이즈 특성을 향상시킨다. 즉, 가변 트랜스컨덕턴스 증폭기(227)에서의 에미터 퇴화가 감소함에 따라 CDMA 입력단(122)의 트랜스컨덕턴스는 증가하며, 수신기의 노이즈 특성을 개선하게 된다.

가변 트랜스컨덕턴스 증폭기(227)는 두 개의 바이폴라접합 트랜지스터(BJT)(235, 236)와, 두 개의 전류 소오스(238, 239)와, 전계효과 트랜지스터(FET)(237)로 구성된다. 전류 소오스(238, 239)는 각각 BJT(235, 236) 각각의 에미터에 연결된다. FET(237)의 소오스단(228) 및 드레인단(229)은 각각 BJT(235, 236)의 에미터에 연결된다. 입력 포트(170)의 입력 신호는 BJT(235, 236)의 베이스에 인가되며, BJT(235, 236)의 컬렉터에는 가변 트랜스컨덕턴스 증폭기(227)의 출력 전류가 흐르게 된다.

가변 트랜스컨덕턴스 증폭기(227)의 트랜스컨덕턴스는 BJT(235, 236)의 에미터 퇴화를 변화시킴으로써 조절되며, 그에 따라 VGA(100)의 이득이 변화하게 된다. BJT(235, 236)의 에미터 퇴화는 FET(237)의 채널 저항의 변화에 의해 생성된다. FET(237)는 오믹 영역에서 마치 가변 저항과 같이 동작되며, BJT(235, 236) 모두의 가변 에미터 퇴화를 제공한다. 따라서, FET(237)의 드레인-소오스 바이어스 전압은 FET(237)의 무릎 전압(knee voltage) 보다 작아야 한다. 바이어스 포트(124)에 인가되는 전압을 변화시켜 FET(237)의 게이트-소오스 접합에 걸리는 바이어스를 조절함으로써 채널 저항은 변화하게 된다. 가변 트랜스컨덕턴스 증폭기(227)의 트랜스컨덕턴스는 FET(237)의 채널 저항을 줄임으로써 증가될 수 있다.

가변 트랜스컨덕턴스 증폭기(227)의 차동 출력 전류는 길버트 셀 감쇄기(226)에 접속된다. 길버트 셀 감쇄기(226)는 입력된 전류의 크기를 변화시킨다. 길버트 셀 감쇄기(226)는 제1 BJT쌍(231, 234)과, 제2 BJT쌍(232, 233)으로 구성된다. 길버트 셀 감쇄기(226)의 감쇄 레벨은 바이어스 포트(110)에 인가되는 제어 전압에 의해 결정된다. 길버트 셀 감쇄기(226)는 가변 트랜스컨덕턴스 증폭기(227)의 출력 전류의 대부분이 제2 BJT쌍(232, 233) 보다 제1 BJT쌍(231, 234)을 통해 흐르도록 하기 위하여 바이어스 포트(110)에 인가되는 제어 전압에 의해 제1 BJT쌍(231, 234)이 바이어스 될 때 가변 트랜스컨덕턴스 증폭기(227)의 출력 전류를 감쇄시킨다. 그러므로, 길버트 셀 감쇄기(226)의 출력 포트(190)에서의 출력 전류는 감소된다.

한편, FM 입력단(121)의 회로 구성은 상기 도 2에 도시된 CDMA 입력단(122)의 회로와 유사하며, 다만 FET(237)를 고정 저항으로 교체하면 된다. IS-95와 같은 산업 규격은 CDMA 입력 신호의 입력 레벨에 비해 보다 낮은 입력 레벨에서의 입력 신호의 압축을 허용하기 때문에 FM 입력단(121)의 고정 저항은 고정된 트랜스컨덕턴스를 제공한다.

도 3은 상기 도 1의 트랜스컨덕턴스 바이어스 제어 회로(140)의 회로도이다. 도 3을 참조하면, 트랜스컨덕턴스 바이어스 제어 회로(140)는 지수함수 발생기(exponential function generator)(360)와, 제1 및 제2 연산 증폭기회로(353, 354)와, 저역통과필터(352)와, 전류 소오스(341)로 구성된다.

지수함수 발생기(360)는 바이어스 포트(130)에 인가된 제어 전압을 그의 출력단(358)으로부터 제1 연산증폭기 회로(353)로 흐르는 두 개의 출력 전류로 변환한다. 두 개의 출력 전류의 크기 비는 제어 전압에 지수적으로 비례한다.

도 4는 지수함수 발생기(360)의 회로도로서, 지수함수 발생기(360)는 바이어스 포트(130)에 인가된 제어 전압을 입력으로 하는 차동 증폭기(465)와 그의 출력에 의해 구동되는 한 쌍의 전류 미러(474)로 구성된다.차동 증폭기(465)는 바이어스 포트(130)에 베이스가 연결된 한 쌍의 BJT(461, 462)와 그에 연결된 전류 소오스(472)로 구성되며, 한 쌍의 전류 미러(474)는 네 개의 FET(464, 466, 468, 470)로 구성된다. BJT(461, 462)의 지수적인 입력전압-출력전류 관계 때문에 BJT(461, 462)의 컬렉터 전류의 비는 BJT(461, 462) 사이의 베이스 전압차(제어 전압 신호에 의해 결정됨)에 비례한다. 따라서, 바이어스 포트(130)에서의 선형적인 차동전압 변화는 출력단(358)에서 그와 지수적인 관계를 가지는 전류로 변형된다. 한 쌍의 전류 미러(474)는 단순히 BJT(461, 462)에 의해 생성되는 전류를 취하고, 그 전류가 차동 증폭기(465)에서 사용되도록 한다.

다시 도 3을 참조하면, 제1 및 제2 연산증폭기 회로(353, 354)는 지수함수 발생기(360)와 함께 도 2의 FET(237)의 채널 저항을 제어하는 역할을 수행한다. 제1 연산증폭기 회로(353)는 바람직하게 FET(237)와 동일한 마스터 FET(344)와, 기준 저항(346)과, 차동 연산증폭기(348)로 구성된다. 지수함수 발생기(360)의 출력은 마스터 FET(344)와 기준 저항(346)에 접속되며, 차동 연산증폭기(348)는 마스터FET(344)의 게이트에 인가된 바이어스 전압을 변화시킴으로써 마스터 FET(344)의 드레인단 및 소오스단에 걸리는 전압과 기준 저항(346)의 양단에 걸리는 전압이 같도록 한다. FET(237)와 마스터 FET(344)의 게이트에 인가되는 바이어스 전압은 동일하다. 그러나, 바이어스 포트(124)를 통해 FET(237)에 인가된 게이트 바이어스 전압은 저역통과필터(352)를 거치게 된다. 저역통과필터(352)는 직렬 저항(350)과 분로(shunt) 캐패시터(351)로 구성되며, 트랜스컨덕턴스 바이어스 제어 회로(140)로부터 FET(237)로 써멀 노이즈(thermal noise)가 주입되는 것을 방지한다.

제2 연산증폭기 회로(354)는 비반전 단일이득 연산증폭기(349)와, 소오스단(228) 및 드레인단(229)을 통해 FET(237)의 드레인-소오스 전압을 감지하는 두 개의 저항(345, 347)으로 구성되며, 마스터 FET(344) 및 FET(237)가 동일한 소오스 전압을 갖도록 한다.

지수함수 발생기(360)와 전류 소오스(341)는 마스터 FET(344)에 연결되며, 기준 저항(346)은 기준 저항(346)에 의한 전압 강하와 마스터 FET(344)의 드레인-소오스를 통항 전압 강하가 FET의 무릅 전압보다 작도록 설계된다. 그 결과, 제1 및 제2 연산증폭 회로(353, 354)의 동작은 FET(237)과 마스터 FET(344)가 그들의 오믹 영역 내의 유사한 비활동(quiescent) 포인트에서 동작하도록 한다. 따라서, FET(237)과 마스터 FET(344)의 채널 저항은 거의 동일하고 바이어스 포트(130)에 인가되는 선형적으로 조절된 제어 전압에 따라 지수적으로 변화한다.

도 5는 상기 도 1의 전류 증폭기(160A, 160B)의 회로도이다. 도 5를 참조하면, 전류 증폭기(160)의 입력은 입력단(120)의 출력이나 다른 전류 증폭기(160)의출력에 접속된다. 전류 증폭기(160)는 달링턴 차동 증폭기(510)와, 캐스코드 차동 증폭기(520)와, 테일 전류 생성기(570)로 구성된다. 전류 소오스(596, 598)은 공급전원과 함께 전류 증폭기(160)에 바이어스를 제공한다.

달링턴 차동 증폭기(510)는 다수의 BJT(580, 586, 588, 594)와 다수의 저항(582, 584, 590, 592)으로 구성되며, 증가된 전류 이득과 공정 변화에의 둔감성을 제공하기 위하여 저항성 분로-직렬 피드백을 구현한다.

캐스코드 차동 증폭기(520)는 테일 전류를 변화시킴으로써 전류 증폭기(160)의 전류 이득을 변화시킬 수 있는 차동 전류 미러를 구현하는 다수의 BJT(500, 502, 504, 506)로 구성되며, 테일 전류 발생기(570)에서 생성되는 테일 전류의 비에 따라 가변 전류 증폭을 제공하는 트랜스리니어 루프(translinear loop)를 제공한다.

전류 증폭기(160)의 이득은 테일 전류 생성기(570)에 의해 제어된다. 테일 전류 생성기(570)는 차동 포트를 통해 달링턴 차동 증폭기(510)와 캐스코드 차동 증폭기(520)에 연결된다. 전류 증폭기(160)의 전류 증폭은 상기 도 4의 지수함수 발생기(360)에 의해 생성되어 제어 포트(150)에 인가되는 제어 전류를 사용하여 지수적으로 변화된다. 참고적으로, 테일 전류 발생기(570)는 지수함수 발생기와 한쌍의 바이폴라 전류 미러로 구성되며, 바이폴라 전류 미러는 다수의 저항과 바이폴라 트랜지스터로 구성된다.

이상에서 살펴본 바와 같이 종래의 VGA는 각 구성부마다 BJT를 포함하고 있기 때문에 BiCMOS 공정을 이용하여 형성하고 있다. 특히, 지수적인 이득 가변의 요체인 지수함수 발생기(도 4 참조)의 경우, BJT 소자 자체의 특성을 이용하여 제어 전압을 지수 전류(exponential current)로 용이하게 변환할 수 있다. 이처럼 생산 단가가 낮고 집적도가 높은 CMOS 공정을 이용하지 않고 BiCMOS 공정을 이용할 수밖에 없었던 이유는 CMOS 소자의 트랜스컨덕턴스가 매우 작아 큰 사이즈의 소자를 사용하더라도 적절한 지수함수의 구현이 어려워 BJT의 사용이 불가피했으며, CMOS 공정으로 증폭 역할을 수행하는 BJT의 특성을 제대로 구현하는 것이 어렵기 때문이다.

한편, 지수함수 발생기는 전술한 VGA가 아닌 다른 아날로그 시스템에도 광범위하게 적용되고 있어 CMOS 공정을 통해 지수함수 발생기를 구현할 필요성이 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, CMOS 공정을 통해 구현하더라도 적절한 지수함수의 구현이 가능한 지수함수 발생기를 제공하는데 그 목적이 있다.

또한, 본 발명은 상기의 지수함수 발생기를 구비하는 가변이득 증폭기를 구현함에 있어서, CMOS 공정으로의 구현에 적합하도록 하는데 그 목적이 있다.

도 1은 듀얼-모드 CDMA/FM 단말기의 수신기에 포함된 종래의 가변이득 증폭기(VGA)의 블럭 다이어그램.

도 2는 상기 도 1의 CDMA 입력단(122)의 회로도.

도 3은 상기 도 1의 트랜스컨덕턴스 바이어스 제어 회로(140)의 회로도.

도 4는 상기 도 3의 지수함수 발생기(360)의 회로도.

도 5는 상기 도 1의 전류 증폭기(160A, 160B)의 회로도.

도 6은 본 발명의 일 실시예에 따른 가변이득 증폭기(VGA)의 블록 다이어그램.

도 7은 상기 도 6의 지수함수 발생기(720)의 블록 다이어그램.

도 8은 상기 도 6의 지수함수 발생기(720)의 회로 구성 예시도.

도 9는 상기 도 6의 제어전류 발생기(730)의 회로 구성 예시도.

도 10은 상기 도 6의 가변이득 셀(740A, 740B)의 회로 구성 예시도.

* 도면의 주요 부분에 대한 부호의 설명

810 : 제1 커브 생성기

812 : 레벨 쉬프터

814 : V-I 변환기

816 : 전류 미러

820 : 제2 커브 생성기

830 : 가산기

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 차동 입력 신호를 제한된 고정 이득값으로 증폭하여 전압 레벨로 출력하기 위한 입력 수단; 입력된 제어전압을 각각 샘플링하여 서로 다른 기울기로 변화하는 신호를 생성하기 위한 제1 및 제2 커브 생성부를 구비하며, 상기 제1 및 제2 커브 생성부의 출력을 가산하여 근사적인 지수함수값을 가지는 신호를 출력하기 위한 지수함수 발생 수단; 상기 지수함수 발생 수단의 출력 전압에 응답하여 지수적인 제어전류를 생성하기 위한 제어전류 발생 수단; 및 상기 제어전류에 응답하여 상기 입력 수단의 출력 전압에 대해 가변적으로 이득 증폭을 수행하기 위한 적어도 하나의 가변 전압 증폭 수단을 구비하는 CMOS 공정을 통해 구현된 가변이득 증폭기가 제공된다.

또한, 본 발명의 다른 측면에 따르면, 입력된 제어전압을 각각 샘플링하여 서로 다른 기울기로 변화하는 신호를 생성하기 위한 제1 및 제2 커브 생성 수단과, 상기 제1 및 제2 커브 생성 수단의 출력 신호를 가산하여 근사적인 지수함수값을 가지는 신호를 출력하기 위한 가산 수단을 구비하는 지수함수 발생기가 제공된다.

본 발명에서는 지수함수 발생기를 CMOS 공정을 통해 구현한다. CMOS 소자는 자체적으로 지수함수를 구현하기 어렵기 때문에 본 발명에서는 제어전압에 대하여 서로 다른 기울기로 변화하는 전압 신호를 각각 생성하고, 두 신호를 가산하여 근사적인 지수함수를 구현하는 방식을 사용한다. 한편, 본 발명은 상기와 같은 지수함수 발생기를 포함하는 VGA를 설계함에 있어서, CMOS 공정으로의 구현에 적합하도록 한다. 즉, CMOS 소자의 특성 열화를 고려하여 입력단에서는 고정 이득 증폭만을 수행하도록 하며, 실질적인 이득 가변을 수행하는 가변 이득 셀(차동 전압 증폭기)의 바이어스 제어를 위해 지수적인 제어전류를 인가함으로써 이득을 선형적으로 가변하며, 공정, 온도 등의 외부 요소의 변화에 안정하도록 오믹 영역에서 동작하는FET로 로드를 구성한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 6은 본 발명의 일 실시예에 따른 가변이득 증폭기(VGA)의 블록 다이어그램이다.

도 6을 참조하면, 본 실시예에 따른 VGA는 입력단(710)과, 지수함수 발생기(720)와, 제어전류 발생기(730)와, 두 개의 가변이득 셀(740A, 740B)로 구성된다.

먼저, 입력단(710)은 FM 모드에서 동작하는 FM 입력단(712)과, CDMA 모드에서 동작하는 CDMA 입력단(714)과, FM/CDMA 모드 선택 신호에 제어 받아 FM 입력단(712)과 CDMA 입력단(714)을 가변이득 셀(740A)에 선택적으로 연결하기 위한 스위치(716)를 구비한다. 여기서, FM 입력단(712)과 CDMA 입력단(714) 각각은 일반적인 차동 증폭기(CMOS 공정으로 구현됨)로 구현되며, 입력된 FM/CDMA 신호의 노이즈 특성 및 왜곡 특성이 열화되지 않을 정도로 고정 이득 증폭을 수행한다. 이처럼 고정 이득 증폭을 수행하는 이유는 CMOS 소자의 열악한 트랜스컨덕턴스를 고려한 것이다. CMOS 공정으로 구현된 차동 증폭기는 널리 알려진 회로이므로 그에 대한 상세 구성 및 동작은 설명하지 않기로 한다.

가변이득 셀(740A, 740B)은 실질적으로 이득을 가변하는 부분으로서, 일종의전압 증폭기(입력과 출력이 모두 전압임)이다. 가변이득 셀(740A, 740B) 역시 CMOS 공정으로 구현되며, 반지수(Semi-exponential)화된 제어전류(Ictrl)에 의해 그 이득이 가변된다.

지수함수 발생기(720)는 제어전압(Vctrl)을 지수함수로 만드는 부분으로서, 역시 CMOS 공정으로 구현된다.

제어전류 발생기(730)는 지수함수 발생기(720)로부터 출력된 지수전압(Vc)을 입력 받아 제어전류(Ictrl)를 생성하며, 역시 CMOS 공정으로 구현된다.

도 7은 상기 도 6의 지수함수 발생기(720)의 블록 다이어그램이다.

도 7을 참조하면, 지수함수 발생기(720)는 제1 및 제2 커브 생성기(810, 820)와 그들의 출력 전압을 가산하기 위한 가산기(830)를 구비한다. 여기서, 제1 및 제2 커브 생성기(810, 820)는 입력된 제어전압(Vctrl)에 대하여 서로 다른 기울기로 변화하는 전압을 각각 생성하며, 가산기(830)에서 두 출력 전압을 가산하여 근사적인 지수함수를 구현하는 방식을 사용하였다. 이는 CMOS의 특성을 고려한 것이다.

도 8은 상기 도 6의 지수함수 발생기(720)의 회로 구성을 예시한 것이다.

도 8을 참조하면, 제1 커브 생성기(810)는 제어전압(Vctrl)의 레벨을 변화시키는 레벨 쉬프터(812)와, 레벨 쉬프터(812)의 출력 전압을 전류로 변환하기 위한 V-I 변환기(814)와, 전류 미러(816)를 구비한다.

레벨 쉬프터(812)는 제어전압(Vctrl)과 출력노드(V_N1) 사이에 연결된저항(R1)과, 기준전압(Vref)과 출력노드(V_N1) 사이에 연결된 저항(R2)으로 구성된다.

전류 미러(816)는 공급전원(Vdd)에 병렬 접속된 2개의 전류 소오스(818, 819)로 구성된다.

V-I 변환기(814)는 레벨 쉬프터(812)의 출력노드(V_N1)를 정입력으로 하는 연산증폭기(817)와, 연산증폭기(817)의 출력을 게이트 입력으로 하는 FET(M1)와, FET(M1)의 드레인과 접지전원 사이에 연결된 저항(R3)으로 구성된다. FET(M1)의 드레인은 연산증폭기(817)의 부입력단에 연결되며, FET(M1)의 소오스는 전류 소오스(818)에 연결된다.

한편, 제2 커브 생성기(820)는 기생 PNP BJT(Q1)를 구비하는 것을 제외하면 제1 커브 생성기(810)와 대칭적인 구성을 가진다. 여기서, 기생 PNP BJT(Q1)는 증폭 동작을 수행하지 않기 때문에 우수한 특성을 요구하지 않으며, 따라서 CMOS 공정으로 용이하게 구현할 수 있다.

그리고, 가산기(830)는 전류 소오스(819)와 그에 대응하는 제2 커브 생성기(820)의 전류 소오스의 출력을 가산하여 지수전압(Vc)으로 출력하며, 지수전압(Vc)단과 접지전원 사이에 연결된 출력 저항(R)을 구비한다.

전술한 바와 같이 구성된 지수함수 발생기(720)에서 제1 커브 생성기(810)의 저항(R3)에 흐르는 전류 I₁은 V_N1/R3로 나타낼 수 있다. 그러나, 제2 커브 생성기(820)의 저항(R6)에 흐르는 전류 I₂는 저항(R6)과 접지전원 사이에 연결된 기생 PNP BJT(Q1) 때문에 제어전압(Vctrl)에 대해 비선형적인 함수가 된다. 기생 PNP BJT(Q1)는 제2 커브 생성기(820)의 레벨 쉬프터 출력전압(V_N2)이 문턱전압을 넘어서야 비로소 동작하게 되며, 기생 PNP BJT(Q1)는 다이오드 특성에 의해 매우 작은 턴온 저항을 가지게 된다. 그러므로, 이때의 전류 I2는 V_N2/R6로 근사화 된다. 한편, 지수함수 발생기의 출력전압(Vc)은 (I₁+I₂)×R로 나타낼 수 있으며, 제1 및 제2 커브 생성기(810, 820)의 저항비에 의해 제어전압(Vctrl)을 각각 다른 값으로 샘플링함으로써 반지수적인 값을 가지면서 온도, 공정 등의 외부 요소에 독립적인 값을 나타낸다.

도 9는 상기 도 6의 제어전류 발생기(730)의 회로 구성을 예시한 것으로, CMOS 공정으로 구현되어 있다.

도 9를 참조하면, 제어전류 발생기(730)는 지수함수 발생기(720)로부터 출력된 지수 전압(Vc)을 게이트 입력으로 하는 FET(M3)와, 전류 미러를 구성하는 두 개의 FET(M100, M101)로 구성된다. FET(M3)에 입력된 지수 전압(Vc)에 따라 FET(M100)에 흐르는 전류가 변화하게 되고, FET(M101)에 미러링된 전류값이 변화하여 제어전류(Ictrl')를 출력하게 된다.

도 10은 상기 도 6의 가변이득 셀(740A, 740B)의 회로 구성을 예시한 것으로, CMOS 공정으로 구현되어 있다.

도 10을 참조하면, 가변이득 셀(740)은 바이어스 제어부(742)와, 전압 입력부(744)와, 로드부(746)로 구성된 차동 증폭기의 구조를 가진다. 바이어스제어부(742)는 제어전류 발생기(730)로부터 출력된 제어전류(Ictrl)를 전류 소오스로 사용하며, 전압 입력부(744)는 차동 입력 전압(IN+, IN-)을 게이트 입력으로 하는 두 개의 FET(M4, M5)로 구성된다. 그리고, 로드부(746)는 유효 로드부(748)와, 공통모드 피드백(common mode feedback, CMFB) 회로(749)와 그의 출력을 게이트 입력으로 하는 두 개의 FET(M6, M7)로 구성된다. 여기서, 유효 로드부(748)는 FET(M6, M7) 각각의 드레인단 사이에 연결된 두 개의 저항(R7, R8)과 두 개의 FET(M8, M9)로 구성된다. 여기서, 두 개의 저항(R7, R8) 사이의 노드는 CMFB 회로(749)의 입력단에 연결되며, 두 개의 FET(M8, M9) 사이의 노드는 제2 정전압(V_CM2)에 연결되고, 두 개의 FET(M8, M9)의 게이트는 공급전원(Vdd)에 공통으로 연결된다. 미설명 도면 부호 OUT+, OUT-는 차동 출력 전압을 나타낸다.

참고적으로, CMFB 회로(749)는 바이어스를 위해 제1 및 제2 정전압(V_CM1, V_CM2)을 사용하며, 유효 로드부(748) 내의 두 저항(R7, R8) - 실질적으로 같은 저항값을 가짐 - 사이의 노드의 전압을 입력 받아 그 전압과 제1 정전압(V_CM1)을 비교한 후, 그 결과에 따라 출력단에 연결된 두 개의 FET(M6, M7)의 게이트를 제어함으로써 두 저항(R7, R8) 사이의 노드의 전압 - [(Vout+)+(Vout-)]/2으로 나타남- 이 제1 정전압(V_CM1)으로 유지되도록 하는 역할을 한다. 즉, 두 저항(R7, R8) 사이의 노드를 마치 AC 그라운드와 같은 상태로 만들어 준다.

상기와 같이 구성된 가변이득 셀(740)에서 전압 입력부(744)의 FET(M4, M5)가 포화(Saturation) 영역에 동작하도록 하면, 가변이득 셀(740)의 전압 이득은 FET(M4, M5)의 트랜스컨덕턴스(gm) 값과 유효 로드부(748)의 유효 저항(effective resistance, R_eff)의 곱으로 나타낼 수 있다. 하기의 수학식 1은 가변이득 셀(740)의 전압 이득(Av)을 나타낸 것이다.

여기서, gm_M4는 FET(M4)의 트랜스컨덕턴스, μ_n은 NMOS의 이동도(mobility), Cox는 FET(M4)의 게이트 산화막 캐패시턴스, (W/L)_M4는 FET(M4)의 채널 길이(length, L)에 대한 채널 폭(width, W)의 비를 각각 나타낸다.

한편, 유효 저항(R_eff)은 하기의 수학식 2와 같이 나타낼 수 있다.

여기서, r_0,M6는 FET(M6)의 출력 저항값, R_ds,M8은 FET(M8)의 드레인-소오스 저항값, V_TN은 NMOS의 문턱전압을 각각 나타낸 것이다. 따라서, 상기 수학식 1은 다시 하기의 수학식 3과 같이 정리될 수 있다.

이때, 트랜스컨덕턴스(gm) 값이 제곱근 형태로 표시되므로 가변이득 셀(740)의 전압 이득(Av)은 선형성을 가질 수가 없다. 따라서, 이 전압 이득(Av)을 선형화하기 위해 지수함수 발생기(720)에서 생성된 지수 전압(Vc)을 제어전류 발생기(730, 도 9 참조)에서 처리함으로써 제어 전류(Ictrl)를 생성하게 된다. 즉, 제어전류 발생기(730)의 FET(M3)가 충분히 넓은 입력 전압 범위에 대해 포화 영역에서 동작하도록 회로를 구성하게 되면, FET(M3)의 스퀘어 로 전류(square law current)가 생성되고, 그 입력이 지수 전압(Vc)이므로 제어전류 발생기(730)의 출력 전류(Ictrl')는 하기의 수학식 4와 같이 나타낼 수 있다.

한편, 이 값(Ictrl')을 전류 미러를 통해 가변이득 셀(740)의 바이어스 제어 전류(Ictrl)로 가져오면, 가변이득 셀(740)의 전압 이득(Av)은 하기의 수학식 5와 같이 정리된다.

여기서, FET(M8)은 공정, 온도 등의 외부 요소의 변화에 안정하도록 오믹 영역에서 동작해야 하며, 그 선형성 또한 우수해야 하므로 FET(M8)의 드레인-소오스 전압은 최소화되어야 한다. CMFB 회로(749)를 구성하는데 사용되는 제1 및 제2 정전압(V_CM1, V_CM2)의 전압차가 FET(M8)의 드레인-소오스 전압이 되므로 선형성의 조절이 가능하다. 그리고, FET(M4, M5)가 포화 영역에 동작하도록 하면 노이즈 특성도 우수해지며, 가변이득 셀(740)의 전압 이득은 온도, 공정 등의 외부 요소에 독립적인 값을 나타낸다. 한편, FET(M8)의 게이트 전압은 반드시 공급전원(Vdd)일 필요는 없으며, FET(M8)이 오믹 영역에서 동작하도록 하는 값을 선택하면 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 지수함수 발생기가 VGA에 적용되는 경우를 예로 들어 설명하였으나, 본 발명은 다른 아날로그 시스템에서 지수함수 발생기가 사용되는 경우에도 적용된다.

전술한 본 발명은 지수함수 발생기를 CMOS 공정을 통해 구현함으로써 생산 단가를 줄이고 집적도를 증대시킬 수 있다. 또한 본 발명의 지수함수 발생기와 그를 이용한 VGA는 CMOS 공정을 통해 구현하면서도 온도, 공정 등의 외부 특성 변화에 독립적이어서 양산성이 우수하다. 한편, 본 발명의 VGA는 이득 가변 셀의 바이어스 전류 소오스로 제어전류(Ictrl)를 사용함으로써 이득에 따른 전류 변화에 의해 전류 소모를 줄일 수 있는 장점이 있다.

Claims (17)

1. 차동 입력 신호를 제한된 고정 이득값으로 증폭하여 전압 레벨로 출력하기 위한 입력 수단;

   입력된 제어전압을 각각 샘플링하여 서로 다른 기울기로 변화하는 신호를 생성하기 위한 제1 및 제2 커브 생성부를 구비하며, 상기 제1 및 제2 커브 생성부의 출력을 가산하여 근사적인 지수함수값을 가지는 신호를 출력하기 위한 지수함수 발생 수단;

   상기 지수함수 발생 수단의 출력 전압에 응답하여 지수적인 제어전류를 생성하기 위한 제어전류 발생 수단; 및

   상기 제어전류에 응답하여 상기 입력 수단의 출력 전압에 대해 가변적으로 이득 증폭을 수행하기 위한 적어도 하나의 가변 전압 증폭 수단

   을 구비하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
2. 제1항에 있어서,

   상기 제1 커브 생성부는,

   상기 제어전압의 전압 레벨을 변경하기 위한 제1 레벨 쉬프터부;

   공급전원에 바이어스된 제1 전류 미러부; 및

   상기 제1 전류 미러부와 접지전원 사이에 접속되며, 상기 제1 레벨 쉬프터부의 출력 전압을 입력 받아 전류로 변환하기 위한 제1 V-I 변환부를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
3. 제2항에 있어서,

   상기 제2 커브 생성부는,

   상기 제어전압의 전압 레벨을 변경하기 위한 제2 레벨 쉬프터부;

   공급전원에 바이어스된 제2 전류 미러부;

   상기 제2 전류 미러부에 접속되며, 상기 제2 레벨 쉬프터부의 출력 전압을 입력 받아 전류로 변환하기 위한 제2 V-I 변환부; 및

   상기 제2 V-I 변환부와 접지전원 사이에 접속되고, 접지전원을 베이스 입력으로 하며, CMOS 공정을 통해 구현된 기생 바이폴라 소자를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
4. 제1항에 있어서,

   상기 제어전류 발생 수단은,

   상기 지수함수 발생 수단의 출력 전압을 게이트 입력으로 하는 FET와,

   상기 FET에 흐르는 전류를 미러링하여 상기 제어전류를 출력하기 위한 전류 미러를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
5. 제1항 또는 제4항에 있어서,

   상기 가변 전압 증폭 수단은,

   상기 제어전류를 전류 소오스로 사용하는 바이어스 제어부;

   상기 입력 수단의 출력을 차동 입력으로 하는 신호 입력부; 및

   공급전원과 차동 출력단 사이에 접속된 로드부를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
6. 제5항에 있어서,

   상기 신호 입력부는,

   차동 입력 전압을 각각의 게이트 입력으로 하며, 상기 바이어스 제어부와 상기 차동 출력단 사이에 접속되어 포화 영역에서 동작하는 제1 및 제2 FET를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
7. 제6항에 있어서,

   상기 로드부는 적어도 오믹 영역에서 동작하는 FET를 포함하는 유효 로드를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
8. 제7항에 있어서,

   상기 유효 로드는,

   상기 차동 출력단 사이에 직렬로 접속되며, 실질적으로 같은 저항값을 가지는 제1 및 제2 저항과,

   상기 차동 출력단 사이에 직렬로 접속되며, 오믹 영역에서 동작하는 제3 및 제4 FET를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
9. 제8항에 있어서,

   상기 로드부는,

   상기 제1 및 제2 저항 사이의 노드의 전압과 제1 정전압을 비교하여 상기 제1 및 제2 저항 사이의 노드의 전압이 상기 제1 정전압과 실질적으로 동일한 레벨을 유지하도록 하기 위한 피드백 전압을 생성하는 공통 모드 피드백 회로;

   상기 공급전원과 상기 차동 출력단 사이에 각각 제공되며, 상기 피드백 전압을 게이트 입력으로 하는 제5 및 제6 FET; 및

   상기 유효 로드 - 상기 제3 및 제4 FET 사이의 노드에는 상기 제1 정전압과 다른 전압 레벨의 제2 정전압이 인가됨 - 를 구비하는 것을 특징으로 하는 CMOS 공정을 통해 구현된 가변이득 증폭기.
10. 입력된 제어전압을 각각 샘플링하여 서로 다른 기울기로 변화하는 신호를 생성하기 위한 제1 및 제2 커브 생성 수단과,

    상기 제1 및 제2 커브 생성 수단의 출력 신호를 가산하여 근사적인 지수함수값을 가지는 신호를 출력하기 위한 가산 수단

    을 구비하는 지수함수 발생기.
11. 제10항에 있어서,

    상기 제1 커브 생성 수단은,

    상기 제어전압의 전압 레벨을 변경하기 위한 제1 레벨 쉬프터부;

    공급전원에 바이어스된 제1 전류 미러부; 및

    상기 제1 전류 미러부와 접지전원 사이에 접속되며, 상기 제1 레벨 쉬프터부의 출력 전압을 입력 받아 전류로 변환하기 위한 제1 V-I 변환부를 구비하는 것을 특징으로 하는 지수함수 발생기.
12. 제11항에 있어서,

    상기 제2 커브 생성 수단은,

    상기 제어전압의 전압 레벨을 변경하기 위한 제2 레벨 쉬프터부;

    공급전원에 바이어스된 제2 전류 미러부;

    상기 제2 전류 미러부에 접속되며, 상기 제2 레벨 쉬프터부의 출력 전압을 입력 받아 전류로 변환하기 위한 제2 V-I 변환부; 및

    상기 제2 V-I 변환부와 접지전원 사이에 접속되고, 접지전원을 베이스 입력으로 하며, CMOS 공정을 통해 구현된 기생 바이폴라 소자를 구비하는 것을 특징으로 하는 지수함수 발생기.
13. 제12항에 있어서,

    상기 가산 수단은,

    지수함수 발생기의 출력단과 접지전원 사이에 접속된 출력 저항을 구비하며, 상기 제1 및 제2 전류 미러부의 출력을 가산하는 것을 특징으로 하는 지수함수 발생기.
14. 제12항에 있어서,

    상기 제1 및 제2 레벨 쉬프터부는 각각,

    제어전압단과 출력단 사이에 접속된 제1 저항과,

    기준전압단과 상기 출력단 사이에 접속된 제2 저항을 구비하는 것을 특징으로 하는 지수함수 발생기.
15. 제12항에 있어서,

    상기 제1 및 제2 V-I 변환부는 각각,

    상기 제1 및 제2 레벨 쉬프터부의 출력 신호를 정입력으로 하는 연산 증폭기;

    상기 연산 증폭기의 출력을 게이트 입력으로 하며, 상기 제1 및 제2 전류 미러부에 소오스가 접속되고, 상기 연산 증폭기의 부입력단에 드레인이 접속된 FET; 및

    상기 FET의 드레인과 접지전원 사이에 접속된 저항을 구비하는 것을 특징으로 하는 지수함수 발생기.
16. 제12항에 있어서,

    상기 제1 및 제2 전류 미러부는 각각,

    공급전원과 상기 FET의 소오스단 사이에 접속된 제1 전류 소오스와,

    공급전원과 상기 지수함수 발생기의 출력단 사이에 접속된 제2 전류 소오스를 구비하는 것을 특징으로 하는 지수함수 발생기.
17. 제12항에 있어서,

    상기 제1 및 제2 커브 생성 수단은 CMOS 공정으로 구현된 것임을 특징으로 하는 지수함수 발생기.