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KR100648380B1 - 가변 이득 증폭기 - Google Patents

가변 이득 증폭기 Download PDF

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KR100648380B1
KR100648380B1 KR1020050121442A KR20050121442A KR100648380B1 KR 100648380 B1 KR100648380 B1 KR 100648380B1 KR 1020050121442 A KR1020050121442 A KR 1020050121442A KR 20050121442 A KR20050121442 A KR 20050121442A KR 100648380 B1 KR100648380 B1 KR 100648380B1
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KR
South Korea
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terminal
transistor
bias
region
variable gain
Prior art date
Application number
KR1020050121442A
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English (en)
Inventor
한선호
유현규
Original Assignee
한국전자통신연구원
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Publication date
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Abstract

본 발명은 신호를 증폭하는데 있어서 제어 전압에 대하여 넓은 범위의 데시벨-선형적인 이득 변화 특성을 얻을 수 있는 CMOS 가변 이득 증폭기에 관한 것이다. 본 발명에 따른 CMOS 가변 이득 증폭기는 바이어스 전압에 상응하는 전류를 공급하는 바이어스 입력 회로와, 바이어스 입력 회로에 연결되며 제어 전압에 응답하여 CMOS의 포화 영역과 선형 영역에서 각각 데시벨-선형적인 특성을 갖는 적어도 두 트랜지스터를 피드백으로 조합하는 동작영역 조합 및 피드백 회로, 그리고 바이어스 입력 회로에 연결되며 상기 동작영역 조합 및 피드백 회로에 의해 조절되는 바이어스 전류를 출력하기 위한 바이어스 출력 회로를 포함한다.
가변 이득 증폭기, CMOS, 제어 전압, Linear-in-㏈, 피드백

Description

가변 이득 증폭기{VARIABLE GAIN AMPLIFIER}
도 1은 본 발명에 따른 CMOS 가변 이득 증폭기의 기본 구성을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 CMOS 가변 이득 증폭기의 회로도이다.
도 3은 도 2의 회로에 대해서 DC 특성을 모의 실험한 결과를 보여주는 그래프이다.
도 4는 도 2의 회로에 대해서 제어 전압에 대한 가변 이득 특성을 모의 실험한 결과를 보여주는 그래프이다.
도 5는 본 발명의 이 실시예에 따른 차동 구조의 CMOS 가변 이득 증폭기의 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 바이어스 입력 회로
12 : 동작영역 조합 및 피드백 회로
13 : 바이어스 출력 회로
본 발명은 가변 이득 증폭기(Variable Gain amplifier; VGA)에 관한 것으로, 특히 동일한 제어 전압 변화 범위에서 기존보다 더 넓은 가변 이득 범위를 갖는 CMOS 가변 이득 증폭기에 관한 것이다.
일반적으로 RF(Radio Frequency) 통신 송수신기에서 수신기는 입력되는 신호의 크기에 따라서 신호 대비 잡음지수(Signal-to-Noise; SNR) 특성이 일정하도록 하기 위하여 가변 이득 증폭기를 둔다. 가변 이득 증폭기는 거리에 따라 그 데시벨(㏈) 크기가 변하는 입력 신호를 수신기의 최종적인 아날로그 신호의 크기가 일정하도록 만들고 또한 자동 이득 조절(Automatic Gain Control; AGC)에 걸리는 시간을 일정하게 하기 위하여 이득이 제어 전압(control voltage)에 따라 데시벨-선형적인(㏈-Linear) 변화를 갖도록 작용한다.
종래의 가변 이득 증폭기의 일 예로는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor; BJT)를 이용한 가변 이득 증폭기를 들 수 있는데, 이 가변 이득 증폭기는 BJT를 이용하므로 입력 전압에 대하여 지수적인(exponential) 출력 전류 특성을 나타내며, 그것에 의해 정교한 지수(linear-in-㏈)의 가변 이득을 얻기가 쉽다는 장점을 가진다.
종래의 가변 이득 증폭기의 또 다른 예로는 상보성 금속 산화물 반도체(Complementary Metal Oxide Semiconductor; CMOS)를 이용하는 가변 이득 증폭기를 들 수 있는데, 이 CMOS 가변 이득 증폭기는 잡음 레벨에서부터 -20㏈까지의 고주파 입력 전력이 소신호 전압의 자승에 비례하는 자승법칙(square law) 특성을 나타내므로 통상 의사(pseudo) 데시벨-선형적인 이득 특성을 얻을 수 있도록 회로를 구현 한다. 하지만, CMOS 가변 이득 증폭기는 BJT를 이용하는 가변 이득 증폭기와는 달리 많은 개수의 트랜지스터를 구비하여 회로가 복잡하며, 전류 소모가 크고, 잡음 지수가 높고, 게다가 상당히 큰 설계 면적을 차지하는 단점이 있다.
본 발명의 목적은 포화 영역과 선형 영역 간에 변화되는 증폭기의 동작 영역을 조합하면서 상기 조합을 위한 회로 내에 피드백 루프를 형성한 CMOS 가변 이득 증폭기를 형성함으로써, 기존의 CMOS 가변 이득 증폭기의 같은 제어 전압 변화 범위에 대하여 더 넓은 가변 이득 범위를 가지며, 전류 소모를 줄이고, 잡음 지수를 개선할 수 있고, 설계 면적을 상당히 감소시킬 수 있는 CMOS 가변 이득 증폭기를 제공하는 데 있다.
상술한 목적을 달성하기 위하여 본 발명의 바람직한 측면에 의하면, 바이어스 전압에 상응하는 전류를 공급하는 바이어스 입력 회로; 상기 바이어스 입력 회로에 연결되며 제어 전압에 응답하여 CMOS의 포화 영역과 선형 영역에서 각각 데시벨-선형적인 특성을 갖는 적어도 두 증폭기를 피드백으로 조합하는 동작영역 조합 및 피드백 회로; 및 상기 바이어스 입력 회로에 연결되며 상기 동작영역 조합 및 피드백 회로에 의해 조절되는 바이어스 전류를 출력하기 위한 바이어스 출력 회로를 포함하는 가변 이득 증폭기가 제공된다.
바람직하게, 상기 바이어스 입력 회로는, 상기 바이어스 전압이 인가되는 제어 단자, 소정 전압이 인가되는 제1 단자, 및 상기 동작영역 조합 및 피드백 회로 와 상기 바이어스 출력 회로에 연결되는 제2 단자를 구비하며, 포화 영역에서 동작하는 제1 트랜지스터를 포함한다. 상기 동작영역 조합 및 피드백 회로는, 상기 전류가 인가되는 제1 단자, 제어 전압이 인가되는 제어 단자, 및 제2 단자를 구비하는 제2 트랜지스터; 및 상기 제1 트랜지스터의 제2 단자에 연결되는 제1 단자, 제2 단자, 및 상기 제1 트랜지스터의 제1 단자에 연결되는 제어 단자를 구비하는 제3 트랜지스터를 포함한다. 여기서, 본 발명의 가변 이득 증폭기에서는 상기 제1 및 제2 트랜지스터의 상기 포화 영역에서의 전류비를 이용하고, 상기 제3 트랜지스터를 이용하여 선형 영역에서의 동작과 피드백을 형성한다.
상기 가변 이득 증폭기에 있어서, 상기 제어 전압의 증가에 따라 제2 트랜지스터의 동작 영역이 포화 영역에서 동작하는 구간이 발생하고 제3 트랜지스터의 동작 영역이 선형 영역에서 동작하는 구간이 발생할 때, 선형적인 제어 전압의 변화에 대하여 전체 이득(Avp)이 아래의 수학식 2에 따라 변화한다.
상기 가변 이득 증폭기는 상기 제3 트랜지스터의 제2 단자에 연결되는 바이어스 조절 수단, 예컨대, 저항을 더 포함한다.
상기 바이어스 출력 회로는, 제1 단자, 제2 단자 및 제어 단자를 구비하며, 상기 제1 단자가 상기 제1 트랜지스터의 제2 단자 및 제2 트랜지스터의 제1 단자에 연결되고, 상기 제어 단자에 입력 신호가 인가되는 제4 트랜지스터를 포함한다.
본 발명의 또 다른 측면에 의하면, 상기 일 측면에 의한 가변 이득 증폭기가 차동 구조를 구비하는 것을 특징으로 하는 가변 이득 증폭기가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세하게 설명하기로 한다. 이하의 실시 예는 본 기술 분야에서 통상적인 지식을 가진 자에게 본 발명을 충분히 이해하도록 하기 위한 것이다.
도 1은 본 발명에 따른 CMOS 가변 이득 증폭기의 기본 구성을 설명하기 위한 블록도이다.
본 발명에 따른 정교한 지수(Linear-in-dB) CMOS 가변 이득 증폭기는 기본적으로 CMOS에서 포화(saturation) 영역의 데시벨-선형적인(㏈-linear) 특성을 얻는 원리와 선형(triode) 영역에서 데시벨-선형적인 특성을 얻는 원리를 결합하여 더 넓은 가변 이득 범위를 얻을 수 있도록 한 것이다. 더 넓은 가변 이득 범위를 얻음으로써 기존의 CMOS 가변 이득 증폭기에 비해 전류 소모를 줄이고 잡음 지수를 개선하는 효과를 가지며 설계 면적도 상당히 줄일 수 있다. 본 발명에 따른 CMOS 가변 이득 증폭기 구조에서 선형 영역과 포화 영역을 조합하여 넓은 가변 이득 범위를 이루는 매개체는 피드백(feedback)이다. 전술한 구성을 도식적으로 나타내면 도 1과 같다. 도 1에 나타낸 바와 같이, 전술한 본 발명의 CMOS 가변 이득 증폭기는 전압 바이어스(VBias)가 입력되는 바이어스 입력 회로(11), 제어 전압(Vc)에 의해 트랜지스터의 포화 영역과 선형 영역을 조합하여 증폭기의 동작 영역을 형성하는 동작영역 조합 및 피드백 회로(12), 및 입력 신호(Vin)에 응답하여 전압 바이어스에 대해 이득이 조절된 전류 바이어스를 출력하기 위한 바이어스 출력 회로(13)로 구현될 수 있다.
도 2는 본 발명의 일 실시예에 따른 CMOS 가변 이득 증폭기의 회로도이다.
도 2를 참조하면, 본 실시예에 따른 CMOS 가변 이들 증폭기는 1개의 p-타입 MOS 트랜지스터(Q1)와 3개의 n-타입 MOS 트랜지스터(Q2, Q3, Q4)의 4개의 트랜지스터를 포함한 간단한 구조로 이루어진다.
구체적으로, 제1 트랜지스터(Q1)는 제1 단자, 제2 단자 및 제어 단자를 구비하며, 제1 단자는 소정 전압(Vdd)을 갖는 소정 전원측에 접속되고, 제어 단자에는 바이어스 전압(VBias)이 인가된다. 상기 제1 트랜지스터(Q1)는 바이어스 전압(VBias)을 받는 바이어스 입력 회로(11)로써 작용한다.
제2 트랜지스터(Q2)는 제1 단자, 제2 단자 및 제어 단자를 구비하며, 제1 단자는 제1 트랜지스터(Q1)의 제2 단자에 접속되고, 제어 단자에는 제어 전압(Vc)이 인가된다. 제3 트랜지스터(Q3)는 제1 단자, 제2 단자 및 제어 단자를 구비하며, 제1 단자는 제2 트랜지스터(Q2)의 제2 단자에 접속되고, 제2 단자는 최적의 바이어스 조절을 위한 저항(R)의 일단에 접속되며, 제어 단자는 제1 트랜지스터(Q1)의 제2 단자와 제2 트랜지스터(Q2)의 제1 단자에 공통 접속된다. 전술한 구성에 의해, 제2 및 제3 트랜지스터(Q2, Q3)는 제어 전압(Vc)에 응답하여 포화 영역과 선형 영역에서 각각 동작할 수 있는 동작영역 조합 및 피드백 회로(12)로써 작용한다.
제4 트랜지스터(Q4)는 제1 단자, 제2 단자 및 제어 단자를 구비하며, 제1 단자는 제1 트랜지스터(Q1)의 제2 단자와 제2 트랜지스터(Q2)의 제1 단자 및 제3 트랜지스터(Q3)의 제어 단자에 공통 접속되고, 제2 단자는 전류원(IBias)의 입력단에 접속되며, 제어 단자에는 입력 신호(Vin)가 인가된다. 전술한 구성에 의해, 제4 트 랜지스터(Q4)는 입력 신호(Vin)에 응답하여 바이어스 전압(VBias)에 대하여 상기 동작영역 조합 및 피드백 회로(12)에 의해 이득이 조절된 바이어스 전류(IBias)를 출력하는 바이어스 출력 회로(13)로써 작용한다. 상기 저항(R)은 데시벨-선형적인 특성을 얻는 전체 회로에서 바이어스를 최적으로 조정하는 바이어스 조절 수단(14)의 역할을 한다.
전술한 CMOS 가변 이득 증폭기 회로의 동작을 설명하면 다음과 같다. 먼저, 제1 트랜지스터(Q1)의 제어 단자에 바이어스 전압(VBias)이 인가되면, PMOS 타입의 제1 트랜지스터(Q1)는 포화 영역에서 동작하며 바이어스 전압에 상응하는 전류를 전달한다. 그리고 제2 트랜지스터(Q2)의 제어 단자에 제어 전압(Vc)이 인가되면, 제2 트랜지스터(Q2)는 제어 전압(Vc)에 의하여 동작 영역이 가변된다. 예를 들면, 제어 전압(Vc)이 하이(high) 레벨에서 로우(low) 레벨로 변화될 때, 제2 트랜지스터(Q2)의 동작 영역은 포화 영역에서 선형 영역으로 변화된다. 그리고, 제3 트랜지스터(Q3)의 동작 영역은 상기 제어 전압(Vc)의 변화에 대하여 선형 영역에서 포화 영역으로 동작 영역이 변화되며 그 출력 전압이 피드백되어 게이트에 인가된다. 그것을 출력 노드에서 보면, 그것은 전압-전류 피드백 루프(feedback loop)를 형성한다.
도 3은 도 2의 회로에 대해서 DC 특성을 모의 실험한 결과를 보여주는 그래프이다.
도 3에서 알 수 있듯이, 동작영역 조합 및 피드백 회로 내의 두 트랜지스터 (Q2, Q3)의 동작 영역이 제어 전압(Vc)의 변화에 따라 포화 영역에서 선형 영역으로, 선형 영역에서 포화 영역으로 각각 변화한다.
전형적인(typical) 출력 저항(Rout)은 제어 전압(Vc)을 가변하였을 때의 출력 저항을 나타낸 것이며, 제어 전압(Vc)에 대하여 데시벨-선형적인 출력 저항으로 존재한다. 이것은 바로 두 개의 포화 영역 전류의 비를 이용할 뿐 아니라 두 개의 포화 영역 전류의 비를 이용하여 아래의 수학식 1의 근사법(approximation)에 의하여 의사(pseudo) 정교한 지수(Linear-in-dB)의 이득 특성을 얻도록 한 것이다.
exp(2nx) ≒ ((1+x)/(1-x))n
이때, 제3 트랜지스터(Q3)의 전달 컨덕턴스(Gm) 값은 도 3에 도시한 바와 같이 나타난다. 즉, 제3 트랜지스터(Q3)의 전달 컨덕턴스(Gm)는 제어 전압(Vc)의 변화에 대해 바이어스 저항(R)을 가변시킬 때 어떤 상수 α에 비례하는 데시벨-선형적인 이득 특성을 역시 갖는 점을 얻게 된다. 이처럼 본 실시예에 따른 가변 이득 증폭기는 선형 영역에서의 데시벨-전형적인 특성을 나타낸다.
도 4는 도 2의 회로에 대해서 제어 전압에 대한 가변 이득 특성을 모의 실험한 결과를 보여주는 그래프이다.
도 4에 도시한 바와 같이, 이득(Av) 특성은 데시벨-선형 영역에서 대략 제어 전압과 -β의 곱으로 나타나는 것을 알 수 있다. 그것은 도 2의 동작영역 조합 및 피드백 회로(12)의 두 트랜지스터(Q2, Q3)의 포화 영역의 두 전류를 이용하였을 때 데시벨-선형적인 출력 저항에 의한 이득을 나타낸다. 이때 피드백에 의하여 이득(Av) 특성은 제3 트랜지스터(Q3)의 전달 컨덕턴스(Gm)에 의하여 나누어지게 된다. 제3 트랜지스터(Q3)의 전달 컨덕턴스(Gm)은 선형(triode) 영역에서의 데시벨-선형적인 특성을 가짐으로 도 2에 도시한 회로의 최종 이득(Avp)은 다음의 수학식 2와 같이 된다. 즉, 피드백에 의하여 같은 제어 전압 변화 범위에 대한 전체 이득 변화의 기울기가 증가하여 정교한 지수(Linear-in-dB) 이득 범위가 증가하게 된 것이다.
Avp(㏈) ≒ (-β-α)·Vc
여기서, β는 제3 트랜지스터가 없을 경우 제2 트랜지스터가 포화 영역에서 동작할 때 제어 전압에 대한 데시벨-선형적인 이득 변화의 기울기를 나타내며, α는 제어 전압의 변화에 대한 제3 트랜지스터의 데시벨-선형적인 전달 컨덕턴스 변화의 기울기를 나타낸다.
또한, 도 4에서 저항(R)을 가변하였을 때 데시벨-선형적인 이득 변화를 갖는 점이 존재함을 역시 알 수 있다.
도 5는 본 발명의 이 실시예에 따른 차동 구조의 CMOS 가변 이득 증폭기의 회로도이다.
도 5를 참조하면, 본 실시예에 따른 차동 구조의 CMOS 가변 이득 증폭기는 2개의 PMOS 트랜지스터와 8개의 NMOS 트랜지스터를 포함하며, 도 2에 도시한 가변 이득 증폭기 회로를 차동적으로 구현할 수 있도록 이루어진다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 제1 단자, 제2 단자 및 제어 단자를 각각 구비하며, 각 제1 단자는 제1 저항(R1)의 양단에 접속되고, 각 제2 단자는 그라운드 측에 공통 접속되며, 각 제어 단자에는 바이어스 전압(VBias)이 공통 인가된다. 제1 저항(R1)은 기본적으로 차동 구조의 회로에서 처리 신호의 선형성을 향상시키기 위한 것이며 본 회로구조에서 사용된 저항을 MOS를 사용하여 대체할 경우 이산(discrete)하게 이득을 제어할 수도 있다.
제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 제1 단자, 제2 단자 및 제어 단자를 각각 구비하며, 각 제2 단자는 제1 트랜지스터(M1)의 제1 단자와 제2 트랜지스터(M2)의 제1 단자에 각각 접속되고, 각 제어 단자에는 두 입력 신호(IN+, IN-)가 각각 인가된다.
제5 트랜지스터(M5)와 제6 트랜지스터(M6)는 제1 단자, 제2 단자 및 제어 단자를 각각 구비하며, 각 제1 단자는 소정 전압(Vdd)을 갖는 전원측에 공통 접속되고, 각 제2 단자는 제3 트랜지스터(M3)의 제1 단자와 제4 트랜지스터(M4)의 제1 단자에 각각 접속되며, 각 제어 단자는 공통 접속된다. 그리고, 제3 트랜지스터(M3)의 제어 단자와 제2 단자 사이에는 제2 저항(R2)이 접속되고, 제4 트랜지스터(M4)의 제어 단자와 제2 단자 사이에는 제3 저항(R3)이 접속된다. 제2 저항(R2) 및 제3 저항(R3)은 공통모드 부궤환을 위한 것으로 자체 출력 바이어스 전압을 셋팅한다.
제7 트랜지스터(M7)와 제8 트랜지스터(M8)는 제1 단자, 제2 단자 및 제어 단자를 각각 구비하며, 각 제1 단자는 제5 트랜지스터(M5)의 제2 단자와 제6 트랜지스터(M6)의 제2 단자에 각각 접속되고, 각 제어 단자는 공통 접속되고 각 제어 단 자에는 제어 전압(Vc)이 공통 인가된다.
제9 트랜지스터(M9)와 제10 트랜지스터(M10)는 제1 단자, 제2 단자 및 제어 단자를 각각 구비하며, 각 제1 단자는 제7 트랜지스터(M7)의 제2 단자와 제8 트랜지스터(M8)의 제2 단자에 각각 접속되고, 각 제2 단자는 제4 저항(R4)의 일단에 공통 접속되며, 각 제어 단자는 제3 및 제5 트랜지스터(M3, M5)의 접속점과 제4 및 제6 트랜지스터(M4, M6)의 접속점에 각각 접속된다. 제4 저항(R4)은 데시벨-선형적인 특성을 얻는 전체 회로에서 바이어스를 조정하는 역할을 한다. 여기서, 제3 및 제5 트랜지스터(M3, M5)의 접속점과 제4 및 제6 트랜지스터(M4, M6)의 접속점은 두 출력점(OUT+, OUt-)이 된다.
전술한 제1 내지 제10 트랜지스터 중 제5 및 제6 트랜지스터는 PMOS 트랜지스터이고, 제1 내지 제4 트랜지스터와 제7 내지 제10 트랜지스터는 NMOS 트랜지스터로 구현된다.
전술한 제2 실시예에 따른 가변 이득 증폭기는 제1 실시예에 따른 가변 이득 증폭기에 비해 공통 모드 잡음(common mode noise) 제거 효과가 큰 이점이 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 가변 이득 증폭기는 기존의 CMOS 가변 이득 증폭기의 동일한 제어 전압 변화 범위에 대하여 더 넓은 가변 이득 범위를 가지며, 전류 소모가 적고, 잡음 지수가 개선되고, 설계 면적을 상당히 감소시킬 수 있는 간단한 회로로 구현되는 이점이 있다.

Claims (9)

  1. 바이어스 전압에 상응하는 전류를 공급하는 바이어스 입력 회로;
    상기 바이어스 입력 회로에 연결되며 제어 전압에 응답하여 CMOS의 포화 영역과 선형 영역에서 각각 데시벨-선형적인 특성을 갖는 적어도 두 증폭기를 피드백으로 조합하는 동작영역 조합 및 피드백 회로; 및
    상기 바이어스 입력 회로에 연결되며 상기 동작영역 조합 및 피드백 회로에 의해 조절되는 바이어스 전류를 출력하기 위한 바이어스 출력 회로를 포함하는 가변 이득 증폭기.
  2. 제 1 항에 있어서,
    상기 바이어스 입력 회로는, 상기 바이어스 전압이 인가되는 제어 단자, 소정 전압이 인가되는 제1 단자, 및 상기 동작영역 조합 및 피드백 회로와 상기 바이어스 출력 회로에 연결되는 제2 단자를 구비하며, 포화 영역에서 동작하는 제1 트랜지스터를 포함하는 가변 이득 증폭기.
  3. 제 2 항에 있어서,
    상기 동작영역 조합 및 피드백 회로는,
    상기 전류가 인가되는 제1 단자, 제어 전압이 인가되는 제어 단자, 및 제2 단자를 구비하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 제2 단자에 연결되는 제1 단자, 제2 단자, 및 상기 제1 트랜지스터의 제1 단자에 연결되는 제어 단자를 구비하는 제3 트랜지스터를 포함하는 가변 이득 증폭기.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 트랜지스터의 상기 포화 영역에서의 전류비를 이용하고, 상기 제3 트랜지스터를 이용하여 선형 영역에서의 동작과 피드백을 형성하는 가변 이득 증폭기.
  5. 제 3 항에 있어서,
    상기 제어 전압의 증가에 따라 제2 트랜지스터의 동작 영역이 포화 영역에서 동작하는 구간이 발생하고 제3 트랜지스터의 동작 영역이 선형 영역에서 동작하는 구간이 발생할 때, 선형적인 제어 전압의 변화에 대하여 전체 이득(Avp)이 아래의 수학식 3에 따라 변화하는 가변 이득 증폭기:
    Avp(㏈) ≒ (-β-α)·Vc
    (여기서, β는 제3 트랜지스터가 없을 경우 제2 트랜지스터가 포화 영역에서 동작할 때 제어 전압에 대한 데시벨-선형적인 이득 변화의 기울기를 나타내며, α는 제어 전압의 변화에 대한 제3 트랜지스터의 데시벨-선형적인 전달 컨덕턴스 변화의 기울기를 나타냄).
  6. 제 3 항에 있어서,
    상기 제3 트랜지스터의 제2 단자에 연결되는 바이어스 조절 수단을 더 포함하는 가변 이득 증폭기.
  7. 제 6 항에 있어서,
    상기 바이어스 조절 수단은 저항인 가변 이득 증폭기.
  8. 제 3 항에 있어서,
    상기 바이어스 출력 회로는, 제1 단자, 제2 단자 및 제어 단자를 구비하며, 상기 제1 단자가 상기 제1 트랜지스터의 제2 단자 및 제2 트랜지스터의 제1 단자에 연결되고, 상기 제어 단자에 입력 신호가 인가되는 제4 트랜지스터를 포함하는 가변 이득 증폭기.
  9. 제 3 항 내지 제 8 항 중 어느 한 항에 있어서,
    차동 구조를 구비하는 것을 특징으로 하는 가변 이득 증폭기.
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