KR100459332B1

KR100459332B1 - Metal wiring formation method of semiconductor device

Info

Publication number: KR100459332B1
Application number: KR1019970079284A
Authority: KR
Inventors: 이성권; 김남성
Original assignee: 주식회사 하이닉스반도체
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2005-04-06
Anticipated expiration: 2017-12-30
Also published as: KR19990059087A

Abstract

본 발명은 반도체 소자에서 전도성이 우수한 구리와 같은 금속을 이용하는 금속배선 형성 방법에 관한 것으로, 하부 금속배선과 연결되는 상부 금속배선을 제 1 금속층과 제 2 금속층의 이중 구조로 된 장벽 금속층을 형성하고, 화학 기상 증착법(CVD)으로 전도성이 우수한 물질을 증착하고, 이후 질소 분위기 하에서 열처리를 실시하여 제 2 금속층이 열역학적으로 보다 안정된 물질로 변화시킨 후, 화학적 기계적 연마법(CMP)으로 상부 금속배선을 완성하므로써, 상하부 금속배선의 콘택 저항을 개선시킴과 동시에 상부 금속배선의 산화를 방지하여 소자의 전기적 특성을 향상시킬 수 있는 금속배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring using a metal such as copper having excellent conductivity in a semiconductor device, wherein the upper metal wiring connected to the lower metal wiring forms a barrier metal layer having a double structure of a first metal layer and a second metal layer. After the deposition of a material having excellent conductivity by chemical vapor deposition (CVD), and then heat treatment under a nitrogen atmosphere, the second metal layer is changed to a more thermodynamically stable material, and then the upper metal wiring is chemically polished (CMP). As a result, the present invention relates to a method for forming a metal wiring that can improve the electrical characteristics of the device by improving the contact resistance of the upper and lower metal wirings and at the same time preventing oxidation of the upper metal wirings.

Description

Metal wiring formation method of semiconductor device

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 다층 금속배선에서 금속배선 재료로 전도성이 우수한 물질을 사용하되, 상하부 금속배선의 콘택 저항을 개선시키면서 상부 금속배선의 산화를 방지하여 소자의 전기적 특성을 향상시킬 수 있는 금속배선 형성 방법에 관한 것이다.The present invention relates to a method of forming a metal wiring of a semiconductor device, in particular, using a material having excellent conductivity as a metal wiring material in a multi-layer metal wiring, while preventing the oxidation of the upper metal wiring while improving the contact resistance of the upper and lower metal wiring of the device The present invention relates to a metallization method for improving electrical characteristics.

일반적으로, 반도체 소자가 고집적화 되어감에 따라 금속배선은 다층 구조가 적용되고 있다. 금속배선 재료로 알루미늄(Al) 또는 텅스텐(W)이 널리 사용되고 있으나, 낮은 융점과 높은 비저항으로 인하여 초고집적 반도체 소자에 더 이상 적용이 어렵게 되었다. 따라서, 금속배선의 대체 재료에 대한 개발 필요성이 대두되고 있는 실정이다. 대체 재료로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등이 있으며, 이러한 물질들 중 전도성 및 생산원가를 고려하여 구리가 널리 적용되고 있다. 구리는 원자의 크기가 매우 작고 화학적인 친화도가 매우 크기 때문에 열처리 과정 중에 쉽게 산화되는 특성이 있으므로 구리박막의 패턴 형성시 전면을 보호막으로 감싸주면서 구리박막에 연결되는 다른 금속배선과의 원활한 통전이 되도록 하여야한다.In general, as semiconductor devices are highly integrated, metal structures have a multilayer structure. Aluminum (Al) or tungsten (W) is widely used as a metal wiring material, but due to low melting point and high resistivity, it is no longer applicable to ultra-high density semiconductor devices. Therefore, there is a need for development of alternative materials for metal wiring. Alternative materials include copper (Cu), gold (Au), silver (Ag), cobalt (Co), chromium (Cr), and nickel (Ni), which are highly conductive materials. Copper is widely applied in consideration. Since copper has a very small atomic size and a very high chemical affinity, it is easily oxidized during the heat treatment process. Should be possible.

따라서, 본 발명은 다층 금속배선에서 금속배선 재료로 전도성이 우수한 물질을 사용하되, 상하부 금속배선의 콘택 저항을 개선시키면서 상부 금속배선의 산화를 방지하여 소자의 전기적 특성을 향상시킬 수 있는 금속배선 형성 방법을 제공함에 그 목적이 있다.Therefore, the present invention uses a material having excellent conductivity as a metal wiring material in the multi-layer metal wiring, while forming a metal wiring that can improve the electrical properties of the device by preventing the oxidation of the upper metal wiring while improving the contact resistance of the upper and lower metal wiring The purpose is to provide a method.

이러한 목적을 달성하기 위한 본 발명의 금속배선 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판 상에 하부 금속배선을 형성하고, 상기 하부 금속배선을 포함한 전체구조상에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 일부분을 식각 하여 상기 하부 금속배선의 상부면이 노출되는 트랜치를 형성한 후, 상기 트랜치를 포함한 상기 층간 절연막 상에 제 1 금속층 및 제 2 금속층을 순차적으로 증착 하여 장벽 금속층을 형성하는 단계; 상기 장벽 금속층이 형성된 트랜치 부분에 배선용 금속층을 형성하는 단계; 열처리 공정을 실시하여 상기 제 2 금속층을 열역학적으로 보다 안정된 물질인 질화 금속층으로 변화시키는 단계; 및 에치백 공정을 실시하여 상기 트랜치 내부에 상기 제 1 금속층, 상기 질화 금속층 및 상기 배선용 금속층으로 된 상부 금속배선을 형성시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.The metallization method of the present invention for achieving the above object is to form a lower metal wiring on a substrate having a structure formed with a number of elements for forming a semiconductor device, and to form an interlayer insulating film on the entire structure including the lower metal wiring step; Etching a portion of the interlayer insulating film to form a trench to expose an upper surface of the lower metal wiring, and then sequentially depositing a first metal layer and a second metal layer on the interlayer insulating film including the trench to form a barrier metal layer; step; Forming a wiring metal layer in a trench portion in which the barrier metal layer is formed; Performing a heat treatment process to change the second metal layer to a metal nitride layer, which is a thermodynamically more stable material; And performing an etch back process to form an upper metal wiring of the first metal layer, the metal nitride layer, and the wiring metal layer in the trench.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1(a) 내지 도 1(d)는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.1 (a) to 1 (d) are cross-sectional views of a device for explaining a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.

도 1(a)를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 구조의 기판(1)상에 하부 금속배선(2)이 형성된다. 하부 금속배선(2)을 포함한 전체구조상에 층간 절연막(3)이 형성된다. 층간 절연막(3)의 일부분을 식각 하여 하부 금속배선(2)의 상부면이 노출되는 트랜치(4)가 형성된다.Referring to FIG. 1A, a lower metal wiring 2 is formed on a substrate 1 having a structure in which various elements for forming a semiconductor device are formed. An interlayer insulating film 3 is formed on the entire structure including the lower metal wiring 2. A portion of the interlayer insulating film 3 is etched to form a trench 4 through which the upper surface of the lower metal wiring 2 is exposed.

하부 금속배선(2)은 용융점이 약 1000℃ 이상으로 높은 물질, 예를 들어, 텅스텐(W), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co) 등으로 형성된다. 층간 절연막(3)은 스핀 온 글라스(SOG), 보론 포스포러스 실리카 글라스(BPSG), 화학 기상 증착 실리콘 옥사이드(CVD SiO₂) 등으로 형성된다.The lower metal wiring 2 is formed of a material having a high melting point of about 1000 ° C. or more, for example, tungsten (W), nickel (Ni), gold (Au), silver (Ag), cobalt (Co), or the like. The interlayer insulating film 3 is formed of spin on glass (SOG), boron phosphor silica glass (BPSG), chemical vapor deposition silicon oxide (CVD SiO ₂ ), or the like.

도 1(b)를 참조하면, 트랜치(4)를 포함한 층간 절연막(3)상에 제 1 금속층(11) 및 제 2 금속층(12)을 순차적으로 증착 하여 이중 구조의 장벽 금속층(10)이 형성된다. 장벽 금속층(10)이 형성된 트랜치(4) 부분에 전도성이 우수한 물질을 증착 하여 배선용 금속층(13)이 형성된다.Referring to FIG. 1B, a barrier metal layer 10 having a double structure is formed by sequentially depositing a first metal layer 11 and a second metal layer 12 on an interlayer insulating layer 3 including a trench 4. do. The wiring metal layer 13 is formed by depositing a material having excellent conductivity on the trench 4 where the barrier metal layer 10 is formed.

제 1 금속층(11)은 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WN), 티타늄 텅스텐(TiW), 코발트 나이트라이드(CoN), 크롬 나이트라이드(CrN) 등으로 형성된다. 제 2 금속층(12)은 티타늄(Ti), 텅스텐(W), 코발트(Co), 크롬(Cr), 니켈(Ni) 등으로 형성된다. 배선용 금속층(13)은 화학 기상 증착법(CVD)으로 전도성이 우수한 물질인 구리(Cu), 금(Au), 은(Ag), 코발트(Co), 크롬(Cr), 니켈(Ni) 등을 증착 하여 형성된다.The first metal layer 11 is formed of titanium nitride (TiN), tungsten nitride (WN), titanium tungsten (TiW), cobalt nitride (CoN), chromium nitride (CrN), or the like. The second metal layer 12 is formed of titanium (Ti), tungsten (W), cobalt (Co), chromium (Cr), nickel (Ni), or the like. The wiring metal layer 13 deposits copper (Cu), gold (Au), silver (Ag), cobalt (Co), chromium (Cr), nickel (Ni), and the like, which have excellent conductivity by chemical vapor deposition (CVD). Is formed.

도 1(c)를 참조하면, 제 2 금속층(12)을 열역학적으로 보다 안정된 물질로 변화시키기 위해, 열처리 공정을 실시한다. 열처리 공정은 700 내지 1200℃의 온도 범위와 질소 분위기에서 실시된다. 열처리 공정동안 제 2 금속층(12)을 이루는 금속 원자가 표면 쪽으로 이동되어 제 2 금속층(12)은 표면부에서 열역학적으로 안정된 물질인 질화 금속층(12A)으로 변화된다. 제 2 금속층(12)이, 전술한 바와 같이, 티타늄(Ti), 텅스텐(W), 코발트(Co), 크롬(Cr), 니켈(Ni) 등으로 형성될 경우, 질화 금속층(12A)은 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WN), 코발트 나이트라이드(CoN), 크롬 나이트라이드(CrN), 니켈 나이트라이드(NiN) 등으로 된다.Referring to FIG. 1C, a heat treatment process is performed to change the second metal layer 12 into a thermodynamically more stable material. The heat treatment step is carried out in a temperature range of 700 to 1200 ° C. and in a nitrogen atmosphere. The metal atoms constituting the second metal layer 12 are moved toward the surface during the heat treatment process, so that the second metal layer 12 is changed into the metal nitride layer 12A, which is a thermodynamically stable material at the surface portion. As described above, when the second metal layer 12 is formed of titanium (Ti), tungsten (W), cobalt (Co), chromium (Cr), nickel (Ni), or the like, the metal nitride layer 12A is made of titanium. Nitride (TiN), tungsten nitride (WN), cobalt nitride (CoN), chromium nitride (CrN), nickel nitride (NiN), and the like.

도 1(d)를 참조하면, 에치백 공정을 실시하여 층간 절연막(3) 상부면의 제 1 금속층(11) 및 질화 금속층(12A)을 제거하여 트랜치(4) 내부에 제 1 금속층(11), 질화 금속층(12A) 및 배선용 금속층(13)으로 된 상부 금속배선(20)이 형성된다. 에치백 공정은 화학적 기계적 연마법(CMP)을 적용한다.Referring to FIG. 1D, an etch back process is performed to remove the first metal layer 11 and the metal nitride layer 12A on the upper surface of the interlayer insulating layer 3 to form the first metal layer 11 inside the trench 4. The upper metal wiring 20 formed of the metal nitride layer 12A and the wiring metal layer 13 is formed. The etch back process applies chemical mechanical polishing (CMP).

상술한 바와 같이, 본 발명은 하부 금속배선과 연결되는 상부 금속배선을 제 1 금속층과 제 2 금속층의 이중 구조로 된 장벽 금속층을 형성하고, 화학 기상 증착(CVD)법으로 전도성이 우수한 물질을 증착하고, 이후 질소 분위기 하에서 열처리를 실시하여 제 2 금속층이 열역학적으로 보다 안정된 물질로 변화시킨 후, 화학적 기계적 연마법(CMP)으로 상부 금속배선을 완성하므로써, 상하부 금속배선의 콘택 저항을 개선시킴과 동시에 상부 금속배선의 산화를 방지하여 소자의 전기적 특성을 향상시킬 수 있다.As described above, the present invention forms a barrier metal layer having a double structure of a first metal layer and a second metal layer on the upper metal wiring connected to the lower metal wiring, and depositing a material having excellent conductivity by chemical vapor deposition (CVD). After the heat treatment in a nitrogen atmosphere, the second metal layer is changed into a thermodynamically more stable material, and the upper metal wiring is completed by chemical mechanical polishing (CMP), thereby improving the contact resistance of the upper and lower metal wiring. It is possible to prevent the oxidation of the upper metal wiring to improve the electrical characteristics of the device.

도 1(a) 내지 도 1(d)는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위해 도시한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of a device for explaining a method for forming metal wirings of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 기판 2: 하부 금속배선1: Substrate 2: Lower Metal Wiring

3: 층간 절연막 4: 트랜치3: interlayer insulating film 4: trench

10: 장벽 금속층 11: 제 1 금속층10: barrier metal layer 11: first metal layer

12: 제 2 금속층 12A: 질화 금속층12: second metal layer 12A: metal nitride layer

13: 배선용 금속층 20: 상부 금속배선13: wiring metal layer 20: upper metal wiring

Claims

Forming a lower metal interconnection on a substrate having a structure for forming a semiconductor device, and forming an interlayer insulating layer on the entire structure including the lower metal interconnection;

Etching a portion of the interlayer insulating film to form a trench to expose an upper surface of the lower metal wiring, and then sequentially depositing a first metal nitride layer and a metal layer on the interlayer insulating film including the trench to form a barrier metal layer; ;

Forming a wiring metal layer in a trench portion in which the barrier metal layer is formed;

Performing a heat treatment process to change the metal layer to a metal nitride layer, which is a thermodynamically more stable material; And

And forming an upper metal wiring layer of the first metal nitride layer, the second metal nitride layer, and the wiring metal layer in the trench by performing an etch back process.

The method of claim 1, wherein the lower metal wiring is formed of any one of tungsten (W), nickel (Ni), gold (Au), silver (Ag) and cobalt (Co) material having a high melting point of about 1000 ℃ or more. A metal wiring forming method of a semiconductor device, characterized in that.

The metallization of claim 1, wherein the interlayer insulating layer is formed of any one of spin on glass (SOG), boron phosphor silica glass (BPSG), and chemical vapor deposition silicon oxide (CVD SiO ₂ ). Forming method.

The method of claim 1, wherein the first metal nitride layer is formed of any one of titanium nitride (TiN), tungsten nitride (WN), titanium tungsten (TiW), cobalt nitride (CoN) and chromium nitride (CrN). A metal wiring forming method of a semiconductor device, characterized in that.

The metal wiring of claim 1, wherein the second metal layer is formed of any one of titanium (Ti), tungsten (W), cobalt (Co), chromium (Cr), and nickel (Ni). Way.

The metal layer for wiring is copper (Cu), gold (Au), silver (Ag), cobalt (Co), chromium (Cr), and nickel (Ni), which are excellent in conductivity by chemical vapor deposition (CVD). The metal wiring forming method of a semiconductor device, characterized in that formed by any one of).

The method of claim 1, wherein the heat treatment is performed in a temperature range of 700 to 1200 ° C. and a nitrogen atmosphere.

The method of claim 1, wherein the second metal nitride layer is formed of any one of titanium nitride (TiN), tungsten nitride (WN), cobalt nitride (CoN), chromium nitride (CrN), and nickel nitride (NiN). The metal wiring forming method of the semiconductor element characterized by the above-mentioned.

2. The method of claim 1, wherein the etch back process uses chemical mechanical polishing (CMP).