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KR100458714B1 - Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법 - Google Patents

Ｏｅｌｄ용 결정질 실리콘 박막트랜지스터 패널 및 제작방법 Download PDF

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KR100458714B1 KR10-2001-0068968A KR20010068968A KR100458714B1 KR 100458714 B1 KR100458714 B1 KR 100458714B1 KR 20010068968 A KR20010068968 A KR 20010068968A KR 100458714 B1 KR100458714 B1 KR 100458714B1
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Abstract

본 발명은 OELD에 사용되는 결정질 실리콘 TFT 패널의 구조 및 제작 방법에 관한 것으로서, MILC를 이용하여 TFT 패널의 픽셀 영역에 결정질 실리콘 박막을 포함하는 어드레싱 TFT, 픽셀구동 TFT 및 스토리지 캐패시터를 형성하고 TFT 패널의 구동회로 영역에 구동 트랜지스터를 형성하는 동시에 특히 스토리지 캐패시터에 전류를 공급하는 어드레싱 TFT에 2개 이상의 게이트 전극을 형성하여 어드레싱 TFT의 오프 전류를 효과적으로 낮추는 것을 특징으로 한다. 본 발명은 비교적 간단한 공정을 사용하여 OELD용 TFT 패널의 픽셀 영역과 구동회로 영역에서 요구되는 반도체 소자를 동시에 형성하면서 이들 영역에서 각각 요구되는 오프 전류 특성과 온 전류 특성을 동시에 만족시킬 수 있는 효과가 있다.

Description

ＯＥＬＤ용 결정질 실리콘 박막트랜지스터 패널 및 제작 방법{A Crystalline Silicon Thin Film Transistor Panel for OELD and a Fabrication Method Thereof}
본 발명은 유기발광디스플레이(OELD; Organic Electro Luminescent Display)에 사용되는 결정질 실리콘 박막트랜지스터(Thin Film Transistor; TFT) 패널의 구조 및 제작 방법에 관한 것으로서, 보다 상세하게는 금속유도측면결정화(Metal Induced Lateral Crystallization)를 이용하여 TFT 패널의 픽셀 영역(pixel region)에 위치하는 픽셀 트랜지스터와 구동회로 영역(peripheral region)에 위치하는 구동회로 트랜지스터가 다결정 실리콘으로 동시에 형성되면서 픽셀 영역에서요구되는 트랜지스터의 낮은 오프 전류(Ioff) 특성과 구동회로 영역의 구동회로 트랜지스터의 높은 온 전류(Ion)의 특성을 모두 만족시키는 박막트랜지스터 패널의 구조 및 제작 방법에 관한 것이다.
OELD 패널은 통상 투명 유리와 양극으로 사용되는 투명 전극으로 구성된 표면측 유리판과 음극으로 사용된 금속전극을 증착한 배면 유리판 사이에 유기 발광층을 개장시킨 컨덴서 구조로 구성되어 전극 사이의 발광층에 전압을 인가하여 투명 전극을 통하여 빛이 발산되도록 하는 고체발광소자이다. 기존에 널리 사용되고 있는 TFT LCD를 비롯한 액정 디스플레이는 응답속도가 늦고, 시야각이 제한되며, 특히 자체 발광형이 아니라 화면이 어둡고 백라이트를 사용하는 경우 전력 소비가 크다는 문제점이 있다. OELD는 전압이 인가되었을 때 자체 발광을 하는 유기 발광체를 사용하여 응답속도가 빠르고 휘도가 높으며 초박형 설계가 가능하고 소비 전력을 크게 낮출 수 있어 유망한 차세대 디스플레이 수단으로 주목받고 있다. 현재에는 OELD가 이동전화 단말기, PDA, 카스테레오 액정화면 등 소형 휴대용 기기에 주로 이용되고 있으나, 대형화를 위한 연구가 활발히 진행되고 있어 향후 TFT LCD와 함께 PC 및 TV용 디스플레이 수단으로도 사용될 것으로 예상되고 있다. 본 발명은 OLED에 사용되는 다결정 실리콘 TFT 패널에 관한 것이고 OLED의 일반적 구성 및 작동 원리는 이미 공지된 기술이므로 본 명세서에서는 이에 대한 구체적 설명은 생략하기로 한다.
일반적으로 OELD에서 유기 발광체에 전압을 인가하기 위한 수단으로 TFT LCD와 마찬가지로 유리등의 투명 기판 위에 박막트랜지스터를 형성한 TFT 패널을 사용한다. LCD 패널의 화소 영역에 형성되는 박막트랜지스터는 통상 비정질 실리콘을 활성층으로 사용하는 박막트랜지스터가 사용되고 최근에 결정질 박막트랜지스터의 사용이 증가하고 있는 추세에 있음에 반하여, OELD의 화소 영역에 형성되는 박막트랜지스터는 대부분 결정질 박막트랜지스터가 사용된다. 이는, 이하에서 설명하는 바와 같이, OELD 패널의 화소 영역에는 어드레싱 트랜지스터와 함께 픽셀구동 트랜지스터가 형성되어야 하는데 픽셀구동 트랜지스터에 요구되는 동작 특성을 만족시키기 위해서는 결정질 박막트랜지스터를 사용하는 것이 요구되기 때문이다. 따라서 OELD에 사용되는 TFT 패널을 제작하는 공정에는 통상 비정질 실리콘 박막을 결정화시키는 공정이 포함된다.
OELD용 TFT 패널은 결정질 실리콘 박막트랜지스터를 사용하기 때문에 OELD의 픽셀 트랜지스터와 구동 회로를 하나의 TFT 패널에 동시에 형성할 수 있다. 이는 결정질 실리콘 TFT의 활성층을 구성하는 결정질 실리콘이 양호한 전자이동도를 가지기 때문에 OELD의 스위칭 소자 등의 구동 회로로 사용될 수 있어, 픽셀 트랜지스터와 구동회로 트랜지스터를 동시에 TFT 패널에 형성할 수 있기 때문이다. 또한, 결정질 실리콘 TFT는 자기정렬 구조로서 레벨 시프트 전압이 비정질 실리콘 TFT에 비하여 낮고, 결정질 실리콘은 n 채널과 p 채널을 만들 수 있어 CMOS 회로 구성이 가능하고 제조 공정이 실리콘 웨이퍼의 CMOS 표준 공정과 유사하여 반도체 생산 라인을 활용할 수 있는 장점이 있다.
도 1은 OELD용 TFT 패널(10) 상에 픽셀 영역(11)과 주변 영역, 즉 구동회로 영역(12)이 형성된 상태를 보여주는 개략도이다. 픽셀 영역(11) 내에는 어드레싱트랜지스터, 스토리지 캐패시터, 픽셀구동 트랜지스터 등을 포함하는 다수의 픽셀의 어레이가 형성되고 구동회로 영역(12)에는 픽셀을 구동하는 구동 소자가 형성된다. 다결정 실리콘 TFT OELD에서는 모든 구동 소자를 기판에 형성하는 대신에 연산증폭기(OP Amplifier)나 디지털-아날로그 변환기(DAC) 같이 다결정 실리콘 TFT로 제작하기 어려운 아날로그 회로는 별도의 집적회로를 사용하고 기판에는 멀티플렉서(multiplexer)와 같은 스위칭 소자를 형성하는 하이브리드 구동방식이 흔히 사용된다.
도 2a는 전압 구동형 OELD에 사용되는 TFT 패널(10)의 픽셀 영역에 형성되는 단위 픽셀의 등가회로도의 한 예를 보여주는 도면이다. 각 단위 픽셀은 데이터 버스선(Vd)과 게이트 버스선(Vg), 게이트 버스라인에 연결된 게이트와 데이터 버스선에 연결된 소스와 드레인으로 구성되는 어드레싱(스위칭) TFT(21)를 포함한다. 또한, 어드레싱 TFT(21)의 드레인은 어드레싱 TFT에 인가된 신호 상태를 다음 신호가 주어질 때까지 유지시키는 스토리지 캐패시터(22)와 기준전압(Vdd)를 인가 받아 유기 발광체의 구동 전압(Vc)를 출력하는 픽셀구동 TFT(23)의 게이트에 병렬로 연결된다. TFT LCD의 경우는 자체 발광형이 아니므로 단위 픽셀에는 픽셀 전극에 전압을 인가하는 하나의 픽셀 TFT만이 사용되나, OELD의 경우에는 데이터 신호 전압만으로는 유기 발광체의 발광 현상을 유도하는 수준의 전압을 얻을 수 없으므로, 어드레싱 TFT(21)의 출력을 게이트 신호로 입력받는 픽셀구동 TFT(23)가 별도로 사용되는 특징이 있다.
도 2b는 전류 구동형 OELD에 사용되는 TFT 패널(10)의 픽셀 영역에 형성되는단위 픽셀의 등가회로도의 한 예를 보여주는 도면이다. 전류 구동형 OELD용 TFT 패널의 단위 픽셀에는 2개의 어드레싱 TFT(24, 25)와 2개의 픽셀 구동 TFT(27, 28)와 하나의 스토리지 캐패시터(26)가 형성된다. 제1 어드레싱 TFT(24)는 제1 게이트 버스선(Vg1)의 신호에 의하여 턴온되어 데이터 버스선(Vd)의 신호를 수신하고, 제2 어드레싱 TFT(25)는 제2 게이트 버스선(Vg2)의 신호에 의하여 턴온되어 제1 어드레싱 TFT(24)의 출력을 한 쌍의 픽셀구동 TFT(27, 28)의 게이트와 스토리지 캐패시터(26)에 제공한다. 제1 어드레싱 TFT(24)와 제2 어드레싱 TFT(25)가 턴온되면 스토리지 캐패시터(26)에 전하가 축적되어 전압이 발생하여 제1 및 제2 픽셀 구동 TFT(47, 48)의 게이트에 구동 전압이 인가된다. 스토리지 캐패시터에 인가된 전압은 제2 어드레싱 TFT(45)가 턴오프되어도 다음 신호 주기까지 픽셀 구동 트랜지스터(47, 48)의 턴온 상태를 유지하여 OELD의 단위 픽셀에 구동 전류를 지속적으로 공급할 수 있도록 한다.
픽셀 영역과 구동회로 영역을 공통 기판에 동시에 형성하는 OELD용 결정질 실리콘 TFT 패널에서 픽셀 영역은 게이트 전압이 인가되지 않은 상태에서 픽셀 트랜지스터(이하에서는 OELD의 픽셀 트랜지스터는 별도의 언급이 없으면 어드레싱 TFT와 픽셀구동 TFT를 모두 포함하는 개념으로 사용된다)에 흐르는 전류, 즉 오프 전류(Ioff)가 낮아야 하고, 구동회로 영역에서는 스위칭 소자와 같은 구동 소자를 효과적으로 구동시키기 위해서 게이트 전압이 인가된 상태에서 TFT에 흐르는 전류, 즉 온 전류(Ion)가 큰 특성이 요구된다. OELD에 사용되는 TFT 패널의 경우, 특히도 2a의 어드레싱 TFT(21) 및 도 2b의 제2 어드레싱 TFT(25)와 같이 스토리지 캐패시터에 직접 전류를 공급하는 박막트랜지스터의 오프 전류가 양호하게는 1E-11A 이하이어야 한다. 어드레싱 TFT의 오프 전류가 이보다 큰 경우에는 도 2a의 어드레싱 TFT(21) 또는 도 2b의 제2 어드레싱 TFT(25)의 출력이 인가되어 스토리지 캐패시터(22, 26)에 전위를 발생시키더라도 다음 신호 주기까지 축적된 전하를 유지할 수 없어 픽셀구동 TFT의 게이트에 인가되는 전위가 유지되지 못하고 따라서 픽셀구동 TFT의 턴온 상태가 지속될 수 없는 문제가 발생한다.
다결정 실리콘 OELD에 사용되는 TFT 패널의 박막트랜지스터는 유리기판 상에 비정질 실리콘 층을 형성하고, 비정질 실리콘을 고상결정화, 레이저 결정화, 직접증착법, 급속열처리 등의 방법을 사용하여 다결정화시켜 제작된다. 본 발명은 비정질 실리콘을 기존의 방법 대신에 이하에서 상세히 설명하는 바와 같이 MILC를 이용하여 박막트랜지스터의 활성층을 결정화시키는 방법을 사용하는 것을 하나의 특징으로 한다. MILC를 사용하면 기존에 사용되던 결정화 방법에 비하여 비교적 저온에서 간단한 공정을 사용하여 픽셀 영역과 주변 영역에 동시에 다결정 실리콘 TFT를 형성시킬 수 있는 장점이 있으나, MILC를 사용하여 결정화된 다결정 실리콘은 다른 방법에 의하여 결정화된 다결정 실리콘과 마찬가지로 비정질 실리콘에 비하여 큰 오프 전류를 나타낸다. 특히 픽셀 영역의 어드레싱 TFT는 선택 신호 주기 동안 스토리지 캐패시터에 축적된 전기 신호를 손실없이 보존하기 위해서는 통상 1E-11A 보다 낮은 오프 전류가 요구되나, MILC에 의하여 형성된 다결정 실리콘 TFT는 온 전류 특성은 양호한 반면에 오프 전류 특성이 상대적으로 나빠(즉, 오프 전류가 상대적으로 높아) OELD의 픽셀 영역에서 요구되는 박막트랜지스터 특성을 만족시키기 어려운 문제점이 있다.
따라서, OELD용 TFT 패널의 픽셀 영역과 구동회로 영역에 동시에 다결정 실리콘 TFT를 효과적으로 형성하는 동시에, 픽셀 영역에 요구되는 낮은 오프 전류와 주변 영역에 요구되는 높은 온 전류의 특성을 동시에 만족시키는 다결정 실리콘 TFT 패널의 구조 및 제조 방법이 요구되고 있다.
본 발명의 목적은 금속유도측면결정화(MILC)를 이용하여 OELD용 TFT 패널의 픽셀 영역과 구동회로 영역에 다결정 실리콘 활성층을 포함하는 픽셀 트랜지스터와 구동회로 트랜지스터를 동시에 형성하되, 픽셀 영역과 구동회로 영역에서 각각 요구되는 오프 전류 특성과 온 전류 특성을 동시에 만족시킬 수 있는 TFT 패널 및 제작 방법을 제공하는 것을 목적으로 한다.
도 1은 OELD용 TFT 패널의 영역 배치를 보여주는 개략도.
도 2a는 전압 구동형 OELD용 TFT 패널의 단위 화소의 구성을 보여주는 등가회로도.
도 2b는 전류 구동형 OELD용 TFT 패널의 단위 화소의 구성을 보여주는 등가회로도.
도 3a 내지 도 3d는 MILC를 이용하여 박막트랜지스터를 제작하는 종래의 공정을 보여주는 단면도.
도 4는 MILC를 이용하여 제작된 TFT에서 게이트의 수에 따른 드레인 전류의 변화를 보여주는 그래프.
도 5a 내지 도 5q는 본 발명에 따라 OELD용 결정질 실리콘 TFT 패널을 제작하는 공정을 보여주는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: OELD 패널 11: 픽셀 영역
12: 구동회로 영역 21, 24, 25: 어드레싱 트랜지스터
22, 26: 스토리지 캐패시터 23, 27, 28: 픽셀구동 트랜지스터
50: 투명 기판 51: 차단층
52: 비정질실리콘층 55: 포토리지스트
56: 게이트 전극 57: 캐패시터 전극
58: 게이트 절연층 59: 캐패시터 유전층
60: 저농도 도핑 영역 61: 메탈 오프셋 영역
62: 중간 절연층 63: 콘택트 전극
64: 콘택트 절연층 65: 금속 전극
66: 유기 발광체 67: 절연층
68: ITO 투명 전극
이하에서는 본 발명의 구체적 구성을 설명하기에 앞서 MILC를 이용하여 결정질 실리콘 박막트랜지스터를 형성하는 과정을 설명한다.
OELD 등의 디스플레이 장치에 사용되는 박막 트랜지스터는 통상 유리, 석영 등의 투명 기판에 실리콘을 증착시키고 게이트 및 게이트 전극을 형성하고, 소스 및 드레인에 도펀트를 주입한 후 어닐링 처리를 하여 활성화시킨 후 절연층을 형성하여 구성된다. 박막 트랜지스터의 소스, 드레인 및 채널을 구성하는 활성층은 통상 유리 등의 투명 기판 상에 화학 기상 증착(CVD), 스퍼터링 등의 방법을 사용하여 실리콘층을 증착시켜 형성된다. OELD에 사용되는 TFT 패널은 OELD에서 요구되는 동작 특성을 만족시키기 위해서 일반적으로 결정질 실리콘으로 구성되며, 따라서 OELD용 TFT 패널을 제작함에 있어서 비정질 실리콘을 열처리하여 높은 전자이동도를 가지는 결정질 실리콘으로 결정화하는 기술이 사용되고 있다.
박막 트랜지스터의 비정질 실리콘층을 결정질 실리콘층으로 결정화시키기 위하여 여러가지 방법이 제안되었다. 고체상 결정화법(Solid Phase Crystallization: SPC)은 비정실 실리콘층을 기판을 형성하는 물질인 유리의 변형 온도인 600oC 이하의 온도에서 수시간 내지 수십시간에 걸쳐 어닐링하는 방법이다. SPC법은 열처리에 장시간을 요하므로 생산성이 낮고 기판의 면적이 큰 경우에 600oC 이하의 온도에서도 장시간의 열처리 과정에서 기판의 변형이 일어날 수 있는 문제점이 있다. 엑시머 레이저 결정화법(Excimer Laser Crystallization; ELC)은 엑시머 레이저를 실리콘층에 주사하여 매우 짧은 시간동안 국부적으로 높은 온도를 발생시켜 순간적으로 실리콘층을 결정화시키는 방법이다. ELC법은 레이저광의 주사를 정교하게 제어하는데 기술적 어려움이 있고, 한번에 하나씩의 기판만을 가공할 수 있기 때문에 고로에서 여러 기판을 동시에 배치 가공을 하는 경우보다 생산성이 떨어지는 문제가 있다.
이러한 종래의 실리콘층 결정화 방법의 단점을 극복하기 위하여 니켈, 금,알루미늄 등의 금속을 비정질 실리콘과 접촉시키거나 이들 금속을 실리콘에 주입시키는 경우 200oC 정도의 저온에서도 비정질 실리콘이 결정질 실리콘으로 상변화가 유도되는 현상이 이용되고 있다. 이와 같은 현상을 금속 유도 결정화(Metal Induced Crystallization; MIC)라고 부르는데, MIC 현상을 이용하여 박막트랜지스터를 제조하였을 경우에 박막트랜지스터의 활성층을 구성하는 결정질 실리콘 내에 금속이 잔류하여 특히 박막트랜지스터의 채널부에 전류 누설을 발생시키는 문제가 발생한다. 최근에는 MIC와 같이 금속이 직접 실리콘의 상변화를 유도하지 아니하고, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용하여 실리콘층을 결정화시키는 방법이 제안되었다. (S.W. Lee S. K. Joo, IEEE Electron Device Letter, 17(4), p.160, (1996) 참조) 이러한 MILC 현상을 일으키는 금속으로는 특히 니켈과 팔라듐 등이 알려져 있는데, MILC 현상을 이용하여 실리콘층을 결정화시키는 경우에는 금속을 포함한 실리사이드 계면이 실리콘층의 상변화가 전파됨에 따라 측면으로 이동하여 MILC 형상을 이용하여 결정화된 실리콘층에는 결정화를 유도하기 위하여 사용된 금속 성분이 거의 잔류하지 않아 트랜지스터 활성화층의 전류 누설 및 기타 동작 특성에 영향을 미치지 않는 장점이 있다. 또한, MILC 현상을 이용하는 경우에 300oC내지 600oC의 비교적 저온에서 실리콘의 결정화를 유도할 수 있어 고로(furnace)를 이용하여 일반적 유리 기판을 사용하더라도 기판의 손상없이 여러 장의 기판을 동시에 결정화시킬 수 있는 장점이 있다.
도3a 내지 도3d는 이러한 MIC 및 MILC 현상을 이용하여 TFT를 구성하는 실리콘층을 결정화시키는 종래의 공정을 보여주는 단면도이다. 도3a와 같이 비정질 실리콘층(31)이 버퍼층(도시되지 않음)이 형성되어 있는 절연 기판(30)상에 증착되고, 포토리소그래피에 의하여 비정질 실리콘을 패터닝하여 활성층(31)이 형성된다. 게이트 절연층(32) 및 게이트 전극(33)이 통상의 방법을 사용하여 활성층(31) 위에 형성된다. 도3b와 같이 게이트 전극(33)을 마스크로 사용하여 기판 전체를 불순물로 도핑하여 활성층에 소스 영역(31S), 채널 영역(31C) 및 드레인 영역(31D)을 형성한다. 도3c에서 보는 바와 같이 게이트 전극과 게이트 전극 주변의 소스 영역 및 드레인 영역이 덮이도록 포토리지스트(34)를 형성하고 기판 및 포토리지스트 표면 전체에 금속층(35)을 증착시킨다. 도3d에서 보는 바와 같이 포토리지스트를 제거하고 기판 전체를 300oC 내지 600oC의 온도에서 어닐링하여 잔류된 금속층(35) 바로 아래의 소스 및 드레인 영역(36)은 MIC 현상에 의하여 결정화 되고 금속층이 덮혀 있지 않은(metal-offset) 소스 및 드레인 영역의 부분과 게이트 전극 아래의 채널 영역(37)은 잔류된 금속층(35)으로부터 유도되는 MILC 현상에 의하여 결정화가 유도된다.
도3a 내지 도3d에 도시된 기술에서 포토리지스트를 게이트 전극 양측의 소스 및 드레인 영역까지 덮도록 형성하는 이유는 채널 영역과 소스, 게이트 영역의 경계면까지 금속층이 증착되는 경우에 이들 경계면과 채널 영역(31C) 내에 MIC 현상에 의하여 유입된 금속 성분이 잔류하여 채널 영역의 전류 누설과 동작 특성을 저하시키는 문제가 발생하기 때문이다. 채널 영역을 제외한 소스 및 드레인 영역은 잔류 금속 성분에 의하여 동작에 큰 지장을 받지 않으므로 채널 영역에서 약 0.01-5㎛ 이상 떨어진 소스 및 드레인 영역은 MIC 현상에 의하여 결정화시키고 채널영역 및 채널 구동회로 영역에 대하여만 MILC 현상에 의한 결정화를 유도하여 결정화 시간을 단축시킨다.
도 3과 같은 방법을 사용하여 MILC에 의하여 결정화된 다결정 실리콘 활성층을 포함하는 박막트랜지스터는 도 3과 같이 하나의 게이트를 사용하는 경우에는 아래의 표 1에서 볼 수 있는 바와 같이 온 전류가 3.00E-4A 정도가 되고 오프 전류는 5.00E-11A 정도가 되어 온 전류와 오프 전류의 비(Ion/Ioff)가 6.00E+06 정도가 된다. 일반적으로 OELD에서 사용되는 픽셀 트랜지스터, 특히 스토리지 캐패시터에 직접 전류를 공급하는 어드레싱 TFT의 오프 전류가 1E-11A 이상이 되면 픽셀구동 트랜지스터의 게이트 전압을 일정하게 유지할 수 없어 실제 디스플레이를 구현하는 경우 계조 불량 등의 문제가 발생한다. 따라서, MILC에 의하여 결정화된 다결정 실리콘에 하나의 게이트만을 적용한 결정질 실리콘 박막트랜지스터는 이보다 높은 오프 전류를 가지기 때문에 OELD의 픽셀 트랜지스터, 특히 어드레싱 TFT로 사용하기에 문제가 있을 수 있다. 반면에 하나의 게이트를 사용하는 경우에 온 전류는 표 1에서 보는 바와 같이 3.00E-4A 정도가 되어 OELD의 픽셀 트랜지스터에서 통상 요구되는 온 전류 범위인 1E-05A보다 큰 조건을 만족시킨다. 따라서, MILC에 의하여 형성된 결정질 실리콘 TFT를 OELD의 픽셀 트랜지스터로 사용하기 위해서는 온전류를 1E-05A보다 크게 유지하면서 오프 전류를 1E-11A 이하로 낮춰야 하는 문제가 있다.
MILC를 사용하여 제작된 결정질 실리콘 TFT에서 게이트 수를 추가하면 소스/드레인 사이의 접합거리가 늘어나고 따라서 접합 영역에 걸리는 전기장의 세기가 약해져서 오프 전류를 줄일 수 있다. 게이트의 수가 늘어남에 따라 온 전류도 감소하기는 하지만 오프 전류에 비하여 감소되는 정도가 크게 작게 나타난다. 이하 표 1에서는 게이트 수의 증가에 따른 오프 전류, 온 전류, 및 온 전류와 오프 전류의 변화를 보여준다.
<표 1>
게이트의 수
1 2 4
Ioff(A) 5.00E-11 8.00E-12 4.00E-13
Ion(A) 3.00E-04 2.00E-04 1.00E-04
Ion/Ioff 6.00E+06 2.50E+07 2.50E+08
(이상은 트랜지스터의 폭 W=10㎛; 길이 L=6㎛; VD=10V; Ion은 게이트 전압 VG=20V; Ioff는 게이트 전압 VG=-5V의 조건에서 측정된 결과임)
도 4는 표 1의 게이트 수에 따른 오프 전류 및 오프 전류의 변화를 나타내는 그래프이다. 표 1 및 도 4에서 보는 바와 같이 게이트의 수를 2개, 4개로 증가시킴에 따라 오프 전류가 8.00E-12A 및 4.00E-13A으로 각각 변화하여 TFT에 2개 이상의 게이트를 사용하면 OELD의 픽셀 트랜지스터(특히, 어드레싱 TFT)에 요구되는 1E-11A 보다 낮은 오프 전류를 얻을 수 있음을 알 수 있다. 한편 온 전류는 게이트 수의 증가에 따른 감소 경향이 상대적으로 낮아 게이트를 4개 사용하는 경우에도 OELD의 픽셀 트랜지스터에 일반적으로 요구되는 온 전류인 1E-5A보다 높은 1.00E-04A를 얻음을 알 수 있다. 이에 따라 게이트 수가 증가함에 따라 온 전류와 오프 전류의 비(Ion/Ioff)가 계속 증가함을 알 수 있다. 이상의 결과로부터 본 발명에 따라 제작된 MILC에 의한 결정질 실리콘 TFT는 게이트를 2개 이상 사용하는 경우에 OELD의 픽셀 트랜지스터의 온 전류와 오프 전류의 요구 특성, 즉 Ion>1E-5, Ioff<1E-11을 동시에 만족시킴을 알 수 있다. 또한, 표 1 및 도 4에 나타난 게이트가 2개 이상일 경우의 온 전류는 기판의 구동회로 영역에 형성되는 구동 소자의 동작을 지원하기에 충분한 수준을 가진다. 따라서, MILC를 사용하여 결정질 실리콘 TFT를 제작하는 본 발명의 방법은 픽셀 영역의 TFT에 게이트를 2개 이상 형성하는 경우에는 OELD 기판의 픽셀 영역의 픽셀 트랜지스터와 구동회로 영역의 구동회로 트랜지스터를 동시에 형성하기 위하여 양호하게 사용될 수 있음을 알 수 있다.
이하에서는 도 5a 내지 도 5q를 참조하여 MILC를 사용하여 본 발명에 따라 OELD TFT 패널에 픽셀 트랜지스터와 구동회로 트랜지스터를 동시에 형성하는 과정을 설명한다. 이하에서는 단위 픽셀 영역에 한 쌍의 어드레싱 TFT와 픽셀구동 TFT로 이루어지는 픽셀 트랜지스터와 스토리지 캐패시터를 형성하고 구동회로 영역에 CMOS 트랜지스터를 형성하는 예를 들어 설명하나, 본 발명은 도 5의 실시예에 의하여 제한되지 않는다. 예를 들어, 본 발명의 방법을 사용하여 단위 픽셀 영역에 2쌍 이상의 픽셀 트랜지스터를 형성할 수도 있고, 구동회로 영역에는 P-MOS, N-MOS, CMOS 또는 이들의 조합을 형성할 수도 있다. 또한, 이하에서 설명하는 실시예에서픽셀 트랜지스터와 스토리지 캐패시터의 실리콘층이 서로 연결되도록 형성된 구조를 설명하나 픽셀 트랜지스터와 스토리지 캐패시터의 실리콘층이 반드시 물리적으로 연결될 필요는 없고 상호 전기적으로만 접속되도록 할 수도 있음은 당업자에게 주지된 사항이다. 또한, 이하에서는 스토리지 캐패시터의 전극을 결정질 실리콘으로 형성하는 것으로 설명하였지만, 이 전극을 금속층 등의 다른 층으로 대체할 수 있다. 또한, 스토리지 캐패시터의 유전체층도 게이트 절연층과 같은 재료가 아닌 층, 예를 들어 중간절연층을 사용하여 형성할 수도 있음은 당업자에게 있어서 주지된 사항이다.
도 5a는 기판(50) 위에 기판으로부터 오염 물질이 확산되는 것을 방지하기 위한 차단층(51)이 형성된 상태를 보여주는 단면도이다. 기판(50)은 무알칼리 유리, 석영 또는 산화 실리콘 등의 투명 절연 물질로 구성된다. 차단층(51)은 산화실리콘(SiO2), 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 PECVD (plasma-enhanced chemical vapor deposition), LPCVD (low-pressure chemical vapor deposition), APCVD (atmosphere pressure chemical vapor deposition), ECR CVD (Electron Cyclotron Resonance CVD), 스퍼터링 등의 증착법을 이용하여 600oC 이하의 온도에서 300 내지 10,000Å 양호하게는 500 내지 3,000Å 두께로 증착시켜 형성된다.
차단층(51) 위에는 도 5b와 같이 박막트랜지스터의 활성층을 구성하는 비정질 실리콘층(a-Si; 52)이 형성된다. 비정질 실리콘층(52)는 PECVD, LPCVD 또는스퍼터링을 이용하여 비정질 실리콘을 100 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 비정질 실리콘 층은 도 3c와 같이 픽셀 영역에는 N-MOS 또는 P-MOS를 형성하고 구동회로 영역에서는 구동 소자로 사용되는 CMOS를 형성하도록 포토리소그래피에 의하여 형성된 패턴을 사용하여 에칭 가스의 플라즈마에 의한 건식 에칭에 의하여 패터닝 된다.
도 5b에서는 픽셀 영역과 구동회로 영역이 상호 인접한 것으로 도시되어 있으나 실제 기판에서는 다수의 단위 픽셀 어레이가 픽셀 영역에 형성되고 이와 떨어져 구동회로가 형성된다. 그러나 본 명세서가 참조하는 도면에서는 픽셀 트랜지스터와 구동회로 트랜지스터를 동시에 형성하는 공정을 보이기 위하여 하나의 단위 픽셀 영역과 구동회로 영역을 연결된 상태로 도시함을 이해하여야 한다. 또한, 도 5b는 픽셀 영역에 하나의 N-MOS TFT 또는 P-MOS TFT를 형성하기 위하여 하나의 비정질 실리콘 아일랜드(52P)가 형성되고 구동회로 영역에서는 CMOS를 형성하기 위하여 두개의 비정질실리콘 아일랜드(52D)를 형성한 구조를 도시한다. 위에서 설명한 바와 같이, 전압구동형 OELD의 단위 픽셀에는 어드레싱 TFT와 픽셀구동 TFT의 2개의 박막트랜지스터가 형성된다. 그러나, 본 명세서의 도면에서는 도면 내용을 간략화 하기 위하여 OELD의 단위 픽셀에 어드레싱 TFT와 이에 연결된 스토리지 캐피시터만을 도시하고 픽셀구동 TFT는 생략한다. 또한, 도 2b와 같은 전류구동형 OELD의 단위 픽셀에는 2개의 어드레싱 TFT(24, 25)와 2개의 픽셀구동 TFT(27, 28)가 형성되나, 본 도면에는 스토리지 캐패시터에 직접 전류를 공급하는 어드레싱 TFT(25)만이 스토리지 캐패시터와 함께 도시되어 있다. 이하의 설명에서 별도의언급이 없는 한 OELD의 단위 픽셀에 기타 픽셀 트랜지스터도 도시된 바와 동일한 방법으로 형성됨을 이해하여야 한다. 또한, 본 실시예는 구동회로 영역에 CMOS를 형성하는 예를 들고 있으나 본 발명은 필요에 따라 구동회로 영역에 N-MOS, P-MOS, CMOS 또는 이들의 조합으로 구성되는 다양한 형태의 구동회로를 형성할 수 있다.
비정질 실리콘(52)를 패터닝한 후에는 도 5c와 같이 게이트 절연층을 형성할 절연층(53)과 게이트 전극을 형성할 금속층(54)이 형성된다. 절연층(53)은 PECVD, LPCVD, APCVD, ECR CVD 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물(SiNx), 실리콘 산화질화물(SiOxNy) 또는 이들의 복합층을 300 내지 3,000Å 양호하게는 500 내지 1,000Å 두께로 증착시켜 형성된다. 절연층 상에 금속 재료 또는 도핑된 결정질 실리콘 등의 도전성 재료를 스퍼터링, 가열 증발(evaporation), PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 방법을 사용하여 1,000 내지 8,000Å 양호하게는 2,000 내지 4,000Å 두께로 게이트 금속층(54)이 증착된다.
도 5d 및 도 5e는 단위 픽셀의 어드레싱 트랜지스터와 스토리지 캐패시터를 형성할 비정질 실리콘 아일랜드(52P)와 구동회로 트랜지스터를 형성할 비정질 실리콘 아일랜드(52D) 위의 게이트 금속층(54) 위에 포토리소그래피에 의하여 만들어진 포토리지스트 패턴(55)를 형성하고 습식 또는 건식 에칭에 의하여 게이트 전극(56)과 캐패시터 전극(57)을 형성과는 과정을 보여준다. 도면에서 픽셀 영역에는 3개의 전극이 형성되고, 구동회로 영역의 좌측의 비정질 실리콘 아일랜드(52D) 위에는 하나의 게이트 전극이 형성되고 우측의 비정질 실리콘 아일랜드 영역은 CMOS를 구성하는 다른 유형의 TFT를 형성하기 위하여 포토리지스트에 의하여 전체 면적이 덮여 있다. 픽셀 영역에 형성된 3개의 전극 중 좌측의 2개 전극(56)는 어드레싱 트랜지스터의 2중 게이트 전극을 형성하고 우측의 전극(57)은 어드레싱 TFT에 연결되는 스토리지 캐패시터의 전극으로 사용된다. 본 실시예에서 픽셀 영역의 어드레싱 트랜지스터에 2중 게이트 전극을 형성하는 이유는 다중 게이트를 사용하면 소스/드레인 사이의 접합부위가 늘어나서 접합부위에 걸리는 전기장의 세기가 약해져서 오프 전류를 더욱 줄일 수 있기 때문이다. 어드레싱 트랜지스터와 달리 픽셀구동 트랜지스터나 구동회로 영역의 트랜지스터는 낮은 오프 전압(1E-11A 이하)의 요구조건이 덜 엄격히 적용되기 때문에 이들 트랜지스터에는 단일 게이트만을 사용할 수 있다. 그러나, 본 발명의 범위 내에서 모든 트랜지스터에 2중 게이트를 형성할 수 있고, 게이트의 수도 2개 이상을 사용할 수 있음을 이해하여야 한다.
도 5e에서 보는 바와 같이 본 발명의 실시예에서는 게이트 전극(56)이 패턴된 포토리지스트의 내측으로 일정한 거리 a 만큼 과도 에칭하여 언더컷 구조를 형성한다. 게이트 전극층을 과도 에칭시키는 이유는 이하에서 설명하는 바와 같이 트랜지스터의 게이트 전극 아래의 채널 영역 주위에 LDD(Lightly Doped Drain) 영역과 같은 저동도 도핑 영역을 형성하기 위함인데 이 점에 대하여는 후술하기로 한다.
도 5f는 패턴화된 포토리지스트를 마스크로 사용하여 절연층(53)을 등방성 에칭하여 게이트 절연층(58) 및 캐패시터의 유전체층(59)를 형성한 상태를 보여준다. 앞에서 설명한 바와 같이 게이트 전극이 포토리스트에 대하여 과도 에칭 되어있으므로 게이트 절연층(58) 및 캐패시터의 유전체층(59)은 도 5f에 도시된 바와 같이 게이트 전극(56) 및 캐패시터 전극(57) 보다 넓은 폭을 가지도록 형성된다.
도 5g는 포토리지스트를 제거한 상태에서 게이트 전극을 마스크로 사용하여 불순물을 도핑하는 과정을 보여준다. 우선 어드레싱 트랜지스터와 포토리지스트에 덮여있지 않은 좌측의 구동회로 트랜지스터에 저에너지를 사용하여 고농도 불순물 도핑을 실행하는데 예를 들어 도면과 같이 N-MOS TFT를 제작하는 경우에는 이온 샤워 도핑 또는 이온 주입법을 사용하여 PH3, P, As 등의 도펀트를 대략 10-100KeV (양호하게는 10-30KeV)의 에너지로 대략 1E14-IE22/cm3(양호하게는 1E15-1E21/cm3)의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 B2H6, B, BH3등의 도펀트를 대략 10-70 KeV (양호하게는 10-30KeV)의 에너지로 대략 1E13-1E22/cm3(양호하게는 1E14-1E21/cm3)의 도우즈로 도핑한다. 도 5g에서는 N형 불순물을 주입하여 픽셀 영역에 N-MOS를 제작하는 공정의 예를 보여준다. 그러나 필요에 따라 픽셀 영역에 P-MOS를 제작할 수도 있음은 주지의 사실이다. 고농도 불순물은 저에너지로 도핑되기 때문에 게이트 절연층을 통과하지 못하고 게이트 절연층이 덮이지 않은 영역에 고농도 불순물이 주입되어 박막트랜지스터의 소스 및 드레인 영역을 형성한다. 본 발명에서 특히 어드레싱 트랜지스터의 게이트 절연층이 게이트 전극보다 넓은 폭을 가지고, 게이트 절연층이 저에너지로 높은 농도로 도핑되는 불순물이 실리콘층으로 주입되는 것을 방지하기 때문에 채널 주위에 불순물 농도가 낮은 저농도 도핑 영역을 형성할 수 있다. 또한, 게이트 절연층은 채널 영역 주위에 메탈 오프셋 영역을 형성하는 역할도 하는데 이점에 대하여는 후술하기로 한다.
저에너지 고농도 도핑이 실행된 후에는 고에너지 저농도 도핑이 실행된다. 고에너지 저농도 도핑 공정은 N-MOS TFT를 제조하는 경우에는 이온샤워 도핑법, 이온 주입법 또는 기타의 이온 주입 방법을 사용하여 50-150KeV의 에너지로 PH3, P, As 등의 도펀트를 1E11-1E20/cm3의 도우즈로 도핑하고, P-MOS TFT를 제조하는 경우에는 20-100KeV의 에너지로 B2H6, B, BH3등의 도펀트를 1E11-1E20/cm3의 도우즈로 도핑하여 실행된다. 저농도 도핑에는 저농도의 불순물이 게이트 절연층을 통과할 수 있는 에너지로 주입되기 때문에 게이트 절연층으로 덮인 활성층 영역에 낮은 농도로 도핑된 저농도 도핑 영역(60)이 형성된다.
이상의 설명에서는 저에너지 고농도 도핑을 먼저 실행하고 고에너지 저농도 도핑을 나중에 실행하는 것으로 되어 있으나, 본 발명의 범위 내에서 이들의 순서가 뒤바뀔 수도 있음을 본 발명이 속하는 분야의 통상을 지식을 가진 자라면 쉽게 이해할 수 있다. 한편, 고에너지로 고농도의 불순물을 주입하게 되면 고농도의 불순물이 게이트 절연층을 통과하여 실리콘 층에 주입되기 때문에 채널 주위에 저농도 도핑 영역이 형성되지 않는다. 또한, 이상의 공정에서 고에너지 저농도 도핑 공정을 생략하면 박막트랜지스터 채널의 구동회로 영역에 저농도 도핑 영역 대신에 불순물이 주입되지 않은 오프셋 접합부(offset junction)를 형성할 수 있다. 또한, 경우에 따라서 저농도 도핑 영역을 형성하는 경우에, 상기한 고에너지 저농도 주입 방법 대신에 저에너지 고농도 주입 방식을 사용할 수 있다. 이 경우의 불순물 주입 에너지는 대부분의 불순물이 게이트 절연층 안에 갇히고 일부만이 실리콘 층으로 주입될 수 있는 에너지로 조절된다.
채널과 인접한 드레인 영역에 저농도 도핑 영역 또는 오프셋 접합부를 형성하면 트랜지스터의 오프 전류를 감소시키고 다른 전기적 특성을 안정화시킬 수 있는 장점이 있다. 이러한 효과를 달성하기 위하여 저농도 도핑 영역 또는 오프셋 접합부는 1,000 내지 20,000Å, 바람직하게는 5,000 내지 20,000Å 의 폭으로 형성되는 것이 바람직하다. 저농도 도핑 영역에 주입되는 불순물의 농도는 1E14/㎠ 이하로 유지되는 것이 특히 픽셀 트랜지스터의 오프 전류를 1E-11A 이하로 낮추는데 효과적이다. 따라서, 고에너지 도핑의 주입 에너지와 도펀트 도우즈를 조절하여 저농도 도핑 영역의 불순물 농도를 1E14/㎠ 이하가 되도록 조절하는 것이 바람직하다. 도시된 바와 같이, 어드레싱 트랜지스터와 픽셀구동 트랜지서 및 구동회로 트랜지스터 모두에 저농도 도핑 영역을 형성할 수도 있으나, 어드레싱 트랜지스터에 비하여 픽셀구동 트랜지스터 및 구동회로 트랜지스터는 픽셀 트랜지스터에 비하여 오프 전류를 엄격히 제한할 필요성이 작으므로 이들 트랜지스터에는 저농도 도핑 영역을 형성하지 않을 수도 있다.
도 5g의 공정이 완료되면 도 5f와 같이 픽셀 영역 전체와 구동회로 영역에 형성되는 CMOS 트랜지스터의 한쪽 (본 실시예에서 N형) 트랜지스터를 포토리지스트(PR)로 덮은 상태에서 다른 한쪽에 P형 트랜지스터를 형성하기 위하여 도 5d 내지 도 5f에 관련하여 설명된 바와 동일한 방식으로 처리하여 게이트 절연층(58) 및 게이트전극(56)을 형성한다. 본 실시예에서는 구동회로 영역의 CMOS를 형성하기 위하여 N형 트랜지스터를 먼저 형성하고 P형 트랜지스터를 형성하는 예를 보여주고 있으나, 그 순서는 임의로 바뀔 수 있음이 자명하다. 이후에는 도 5i에 도시된 바와 같이 게이트 전극 위에 위치하는 포토리지스트를 에치백(etchback)하여 포토리지스트가 게이트 전극와 대략 동일한 폭을 가지도록 한다.
도 5j는 도 5i와 같이 CMOS의 나머지 한쪽, 즉 P형 트랜지스터의 게이트 절연막과 게이트 전극이 패너닝된 후에 도 5g를 참조하여 설명한 바와 동일한 방식으로 CMOS 트랜지스터를 형성하는 다른 트랜지스터와 반대 극성(즉 P형)의 불순물을 일차로 저에너지로 고농도로 도핑하고 이차로 고에너지로 저농도로 도핑한다. 위에서 설명한 바와 같이 고에너지 저농도로 도핑되는 불순물은 게이트 절연층을 통과하여 실리콘 층에 주입되어 P형 트랜지스터의 채널 영역 주위에 저농도 도핑 영역을 형성하게 된다. 위에서 설명한 바와 같이 저에너지 고농도 도핑과 고에너지 저공도 도핑의 실행 순서는 뒤바뀔 수도 있다. 또한, 고에너지 도핑 공정을 생략하여 채널 주위에 저농도 도핑 영역 대신에 오프셋 접합부를 형성할 수도 있다. 본 실시예에서는 픽셀 영역 트랜지스터와 구동회로 트랜지스터 모두에 저농도 도핑 영역을 형성하는 예를 보여주나, 구동회로 트랜지스터는 픽셀 트랜지스터에 요구되는 수준의 오프 전류 특성이 요구되지 않으므로 구동회로 트랜지스터에는 저농도 도핑 영역을 형성하지 않을 수도 있다.
도 5k는 도핑 공정에서 마스크로 사용된 포토리지스트를 제거한 상태를 나타내고, 도 5l은 기판 상의 픽셀 영역과 구동회로 영역 전체로부터 포토리지스트를 제거한 후 트랜지스터의 활성층을 구성하는 비정질 실리콘을 결정화시키는 MILC 유도 금속을 인가하는 공정을 보여준다. 비정질 실리콘에 MILC 현상을 유도하는 금속으로서 양호하게는 니켈(Ni) 또는 팔라듐(Pd)이 사용되나 이 밖에도 Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 등이 금속이 사용될 수 있다. 본 발명의 실시예에서는 MILC 유도 금속으로 니켈을 사용하는 예를 보여준다. 니켈 또는 팔라듐 등의 MILC 유도 금속은 스퍼터링, 가열 증발, PECVD 또는 이온 주입법에 의하여 활성층에 인가될 수 있으나 일반적으로 스퍼터링이 사용된다. 인가되는 금속층의 두께는 비정질 실리콘층의 MILC를 유도하기에 필요한 한도 내에서 임의로 선택할 수 있으며 대략 1-10,000Å 양호하게는 10-200Å의 두께로 형성된다.
도 5l에서 보는 바와 같이 기판 상의 각 트랜지스터는 채널 영역의 주위가 게이트 절연층으로 덮여 있어 각 트랜지스터의 채널 영역 주위에 MILC 유도 금속이 증착되지 않은 메탈 오프셋(metal offset) 영역(61)이 형성된다. 앞에서 도 3을 참조하여 설명한 바와 같이 메탈 오프셋 영역(61)은 니켈 등의 MILC 유도 금속이 직접 증착된 영역에서 발생하는 MIC 현상에 의하여 실리콘 층에 유입되는 금속 성분이 채널 영역에서 전류 누설을 발생시키고 동작 특성을 저하시키는 문제를 방지하는 역할을 한다. 본 실시예에서는 게이트 전극보다 넓은 폭으로 패터닝된 게이트 절연층이 채널 영역 주위에 저농도 도핑 영역과 메탈 오프셋 영역을 형성하는역할을 동시에 수행하는 역할을 하고, 따라서 저농도 도핑 영역(60)과 메탈 오프셋 영역(61)이 동일한 영역에 형성된다. 본 실시예에서는 패터닝된 게이트 절연층을 이용하여 저농도 도핑 영역과 메탈 오프셋 영역을 형성하는 방법을 예시하나, 예를 들어 도 3에 도시된 바와 같이 MILC 유도 금속을 인가하기 이전에 포토리지스트 마스크를 형성하여 메탈 오프셋 영역을 형성할 수도 있다. 따라서, 저농도 도핑 영역과 메탈 오프셋 영역이 반드시 동일한 영역에 겹쳐서 형성되지 아니하고 메탈 오프셋 영역의 일부에 저농도 도핑 영역을 형성하거나 그 반대로 할 수도 있다.
픽셀 영역과 구동회로 영역의 트랜지스터 상에 니켈이 인가된 후에는 도 5m에 도시된 바와 같이 트랜지스터의 활성층을 결정화시키는 열처리 공정이 실행된다. 결정화 열처리 공정은 비정질실리콘에 MILC 현상을 일으키는 임의의 방법을 사용할 수 있는데, 예를 들어 텅스텐-할로겐 또는 크세논 아크 가열 램프를 사용하여 500 내지 1,200oC정도의 온도에서 수초 내지 수분 이내의 짧은 시간 동안 가열하는 고속어닐링(RTA)법 또는 엑시머 레이저를 사용하여 아주 짧은 시간동안 가열하는 ELC법 등을 사용할 수 있다. 본 발명에서는 양호하게는 고로(furnace) 내에서 400-600oC의 온도로 0.1-50 시간, 양호하게는 0.5-20 시간 동안 가열하여 실리콘을 결정화하는 방법을 사용할 수 있다. 고로를 이용하여 비정질실리콘을 결정화하는 방법은 유리 기판의 변형 온도보다 낮은 온도를 사용하므로 기판의 변형 또는 손상을 방지할 수 있고, 많은 기판을 고로에서 동시에 열처리 할 수 있으므로 대량 공정이 가능하여 생산성을 높일 수 있는 장점이 있다. 열처리 공정을 통하여 MILC 유도 금속이 직접 인가된 비정질 실리콘 영역에서는 MIC 현상에 의한 결정화가 진행되고 금속이 인가되지 않은 부분은 금속이 인가된 부분으로부터 전파되는 MILC 현상에 의하여 결정화가 진행된다. 또한, 본 발명에서는 MILC 유도 금속에 의하여 비정질실리콘을 결정화시키는 열처리 조건이 활성층에 주입된 도펀트를 활성화시키는 어닐링 조건과 유사하기 때문에 활성층의 결정화와 도펀트의 활성화를 한번의 공정으로 처리할 수도 있다.
열처리 공정을 통하여 어드레싱 트랜지스터의 측면에 어드레싱 트랜지스터의 드레인과 연결되어 형성된 스토리지 캐패시터 영역의 비정질 실리콘층도 동시에 결정화가 이루어진다. 본 발명의 하나의 특징은 스토리지 캐패시터가 픽셀 트랜지스터와 동일한 구조와 동일한 공정을 사용하여 픽셀 트랜지스터와 동시에 형성되는 점이다. 스토리지 캐패시터는 픽셀 트랜지스터의 게이트 절연층과 동일한 재료로 형성된 유전체층(59)이 전자이동도가 양호한 다결정 실리콘층(52P)과 게이트 전극과 동일한 재료로 동시에 형성된 캐패시터 전극(57) 사이에 개장된 구조를 가져 양호한 정전 용량과 정전 특성을 발휘할 수 있다.
기판의 픽셀 영역 및 구동회로 영역의 트랜지스터의 활성층이 결정화된 후에는 도 5n과 같이 중간 절연층(62)이 형성된다. 중간 절연층은 PECVD, LPCVD, APCVD, ECR CVD, 스퍼터링 등의 증착법을 이용하여 산화 실리콘, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 복합층을 1,000 내지 15,000Å 양호하게는 3,000 내지 7,000Å 두께로 증착시켜 형성된다.
도 5o는 중간 절연층을 포토리소그래피에 의하여 형성된 패턴을 마스크로 사용하여 습식 또는 건식 에칭하여 콘택트 홀을 형성하고, 콘택트 홀을 통하여 트랜지스터의 소스, 드레인 및 게이트와 외부 회로를 접속시키는 콘택트 전극(63)을 형성한 상태를 보여준다. 콘택트 전극은 스퍼터링, 가열 증착, CVD 등의 방법을 사용하여 중간 절연층 전체에 금속 또는 도핑된 결정질 실리콘 등의 도전성 재료를 500-10,000Å, 양호하게는 2,000-6,000Å의 두께로 증착시키고 이 도전성 재료를 건식 또는 습식 에칭법에 의하여 원하는 형태로 패터닝하여 형성된다.
도 5p는 OELD의 픽셀 영역이 이상의 실시예와 같이 N-TFT로 형성되었을 경우 완성된 OELD 패널의 구조를 보여준다. 콘택트 전극을 덮는 절연막(64)을 형성하고 패터닝한 후 픽셀 영역에 OELD 단위 화소의 유기 발광체에 전계를 인가하는 음전극(Cathode Electrode)인 금속전극(65)를 픽셀 트랜지스터의 드레인 전극과 접촉하도록 형성하고, 그 위에 유기 발광체(66)를 포함하는 절연층(67)을 형성하고 발광층 위에 양전극(Anode Electrode)으로 ITO 투명 전극이 형성된다. 이와 같이, 픽셀 트랜지스터로 N형 TFT를 사용하는 OELD 패널은 ITO 전극이 유기 발광체 위에 형성되어 상부 방사형(top emission) 구조를 가지게 된다.
도 5q는 도 5p와 반대로 OELD의 픽셀 영역이 P-TFT로 형성되었을 경우 완성된 OELD 패널의 구조를 보여준다. 도 5q의 구조에서는 콘택트 전극을 덮는 절연막(64)을 형성하고 패터닝한 후 픽셀 영역에 OELD 단위 화소의 유기 발광체에 전계를 인가하는 양전극인 투명 ITO 전극(68)을 픽셀 트랜지스터의 드레인 전극과 접촉하도록 형성하고, 그 위에 유기 발광체(66)를 포함하는 절연층(67)을 형성하고 절연층 위에 음전극인 금속전극이 형성된다. 이와 같이, 픽셀 트랜지스터로 P형TFT를 사용하는 OELD 패널은 ITO 전극이 유기 발광체 아래에 형성되어 하부 방사형(top emission) 구조를 가지게 된다.
이상에서 설명한 공정에 의하면 MILC를 이용하여 OELD용 TFT 패널의 픽셀 영역에 2개의 게이트 전극을 가진 다결정 실리콘 어드레싱 TFT와 스토리지 캐피시터 그리고 픽셀구동 TFT를 동시에 형성되는 한편 구동회로 영역에는 CMOS 등의 다결정 실리콘 구동회로 트랜지스터가 저온 공정을 사용하여 동시에 형성할 수 있다. 이와 같이 제작된 TFT 패널은 특히 픽셀 영역의 어드레싱 TFT에 2중 전극이 형성되어 픽셀 트랜지스터의 오프 전류를 효과적으로 감소시킬 수 있다.
이상 본 발명의 내용이 실시예를 들어 설명되었으나, 본 발명의 실시예는 본 발명의 예시에 불과하며 본 발명의 범위를 제한하는 것으로 해석되어서는 아니된다. 본 발명이 속하는 분야의 기술자는 본원의 특허청구범위에 기재된 원리 및 범위 내에서 본 발명을 여러 가지 형태로 변형 또는 변경할 수 있다.
예를 들어, 위의 실시예에서는 픽셀 영역의 어드레싱 트랜지스터에 2개의 게이트 전극을 형성하는 예를 들어 설명하였으나 본 발명의 범위 내에서 필요에 따라 그보다 적거나 많은 수의 게이트 전극을 형성할 수 있고, 구동회로 영역에는 CMOS를 형성하는 것으로 예시되어 있으나 구동회로 영역에 다수의 P-MOS, N-MOS, CMOS를 비롯한 다양한 종류의 박막트랜지스터 또는 그들의 조합으로 이루어지는 구동 회로를 형성할 수 있다. 또한, 실시예에서는 구동회로 트랜지스터에는 하나의 게이트 전극을 형성하는 것으로 예시되어 있으나 구동회로 트랜지스터에도 2개 이상의 게이트 전극을 형성하는 것이 가능하다. 또한, 이상의 실시예에서는 N-TFT와P-TFT의 게이트 패턴을 따로 형성하고 불순물 주입도 따로 실행하는 것으로 설명되었지만, 이와 달리 게이트 패턴은 동시에 형성하고, N-TFT 불순물 주입시에는 P-FTF 영역을 포토리지스트 등으로 매스킹하고, P-TFT 주입시에는 N-TFT 영역을 매스킹하는 등의 방법을 사용하여 N-TFT 및 P-TFT를 형성할 수도 있다. 물론 한가지 타입의 TFT로 픽셀 트랜지스터 및 구동 트랜지스터 등의 모든 TFT를 형성하는 경우에는 이러한 추가 매스킹 공정이 불필요함은 자명하다. 또한, 이상에서는 스토리지 캐패시터의 전극을 결정질 실리콘으로 형성하는 것으로 설명하였지만, 이 전극을 금속층 등의 다른 층으로 대체할 수 있다. 또한, 스토리지 캐패시터의 유전체층도 게이트 절연층과 같은 재료가 아닌 층, 예를 들어 중간절연층을 사용하여 형성할 수도 있음은 당업자에게 있어서 주지된 사항이다.
본 발명은 MILC를 이용하여 OELD 등의 디스플레이 장치에 사용되는 기판에 손상을 주지 않는 저온에서 TFT 패널에 어드레싱 트랜지스터와 픽셀구동 트랜지스터를 포함하는 픽셀 트랜지스터와 스토리지 캐피시터 및 구동회로 트랜지스터를 동시에 형성할 수 있는 효과가 있다. 또한, 본 발명에 따른 TFT 패널은 OELD의 픽셀 트랜지스터와 구동 소자에 요구되는 온 전류 특성을 만족시키면서 픽셀 트랜지스터, 특히 어드레싱 트랜지스터에 2개 이상의 게이트를 형성함으로써 픽셀 트랜지스터의 오프 전류를 요구 수준 이하로 효과적으로 감소시키는 효과가 있다. 본 발명은 또한 간단한 공정으로 TFT 패널의 트랜지스터에 저농도 도핑 영역과 메탈 오프셋 영역을 형성하여 픽셀 트랜지스터와 구동회로 트랜지스터의 동작 특성을 더욱 개선하는 효과가 있다.

Claims (22)

  1. OELD(Organic Electro Luminescent Display)에 사용되는 결정질 실리콘 TFT 패널에 있어서,
    다수의 단위 픽셀을 포함하는 픽셀 영역과 구동회로 영역을 포함하는 투명 기판;
    상기 기판의 상기 픽셀 영역의 단위 픽셀마다 형성되고, MILC에 의하여 결정화된 결정질 실리콘 활성층, 게이트 절연층 및 게이트 전극으로 각각 구성되는 2개 이상의 TFT를 포함하는 픽셀 트랜지스터;
    상기 기판의 상기 단위 픽셀마다 형성된 스토리지 캐패시터; 및
    상기 기판의 구동회로 영역에 형성되고, MILC에 의하여 결정화된 결정질 실리콘 활성층, 게이트 절연층 및 게이트 전극을 포함하는 다수의 구동회로 트랜지스터를 포함하고,
    상기 픽셀 트랜지스터 중 적어도 1개 이상의 TFT의 상기 게이트 전극이 2개 이상 형성된 것을 특징으로 하는 TFT 패널.
  2. 제 1 항에 있어서, 상기 픽셀 트랜지스터가 1개 이상의 어드레싱 TFT 및 1개 이상의 픽셀 구동 TFT를 포함하고, 적어도 상기 스토리지 캐패시터에 직접 전류를 공급하는 상기 어드레싱 TFT의 상기 게이트 전극이 2개 이상 형성된 것을 특징으로 하는 TFT 패널.
  3. 제 1 항에 있어서, 상기 픽셀 트랜지스터가 N-MOS 또는 P-MOS로 구성되고 상기 구동회로 트랜지스터가 CMOS를 포함하는 것을 특징으로 하는 TFT 패널.
  4. 제 1 항에 있어서, 모든 상기 픽셀 트랜지스터와 상기 구동회로 TFT에도 상기 게이트 전극이 2개 이상 형성된 것을 특징으로 하는 TFT 패널.
  5. 제 1 항에 있어서, 적어도 하나의 상기 픽셀 트랜지스터의 상기 게이트 절연층이 상기 게이트 전극보다 폭이 넓게 형성하고, 상기 게이트 절연층을 마스크로 사용하는 저에너지 고농도 도핑과 상기 게이트 전극을 마스크로 사용하는 고에너지 저농도 도핑을 실행하여 적어도 하나의 상기 어드레싱 TFT의 채널 영역 주위에 불순물의 농도가 1E14/㎠ 이하인 저농도 도핑 영역이 형성된 것을 특징으로 하는 TFT 패널.
  6. 제 1 항에 있어서, 상기 MILC는 적어도 하나의 상기 픽셀 트랜지스터의 상기 게이트 절연층을 상기 게이트 전극보다 폭이 넓게 형성하고 상기 게이트 전극 및 상기 게이트 절연층을 마스크로 하여 MILC 유도 금속을 비정질 실리콘층에 인가하고 열처리하는 과정을 통하여 이루어진 것을 특징으로 하는 TFT 패널.
  7. 제 6 항에 있어서, 상기 MILC 유도 금속은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb,Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 스퍼터링, 가열 증착(evaporation) 또는 CVD 방법을 사용하여 1 내지 200Å의 두께로 증착시켜 인가되고, 상기 열처리는 고로(furnace)를 이용하여 400-600oC의 온도에서 0.1 내지 50시간 동안 이루어져 형성된 것을 특징으로 하는 TFT 패널.
  8. 제 1 항에 있어서, 상기 픽셀 트랜지스터, 상기 스토리지 캐패시터 및 상기 구동회로 트랜지스터를 형성하기 이전에 상기 투명 기판 위에 불순물의 확산을 방지하는 차단층을 형성한 것을 특징으로 하는 TFT 패널.
  9. 제 1 항에 있어서, 상기 픽셀 트랜지스터, 상기 스토리지 캐패시터 및 상기 구동회로 트랜지스터 위에 형성된 중간 절연층과 패터닝된 콘택트 전극을 더 포함하는 것을 특징으로 하는 TFT 패널.
  10. 제 9 항에 있어서, 상기 콘택트 전극을 덮는 절연막, 픽셀 영역의 OELD 단위 화소의 유기 발광체에 전계를 인가하는 금속전극, 유기 발광체를 포함하는 절연층, 및 ITO 투명 전극을 더 포함하는 것을 특징으로 하는 TFT 패널.
  11. 제 1 항에 있어서, 상기 스토리지 캐패시터가 MILC에 의하여 결정화된 결정질 실리콘층 및 그 위에 순차로 형성된 유전체층 및 캐패시터 전극을 포함하고, 적어도 하나의 상기 픽셀 트랜지스터의 결정질 실리콘층과 상기 스토리지 캐패시터의 결정질 실리콘층이 상호 연결되도록 형성되고, 상기 픽셀 트랜지스터의 게이트 절연층과 상기 캐패시터의 유전체층이 동일한 재료로 동시에 형성되고 상기 픽셀 트랜지스터의 게이트 전극과 상기 캐패시터 전극이 동일한 재료로 동시에 형성된 것을 특징으로 하는 TFT 패널.
  12. 적어도 2개 이상의 TFT를 포함하는 픽셀 트랜지스터와 스토리지 캐패시터가 형성된 다수의 단위 픽셀을 포함하는 픽셀 영역과 다수의 결정질 실리콘 구동회로 트랜지스터가 형성된 구동회로 영역을 포함하는 OELD에 사용되는 결정질 실리콘 TFT 패널의 제작 방법에 있어서,
    (a) 픽셀 영역과 구동회로 영역을 포함하는 투명 기판을 제공하는 단계;
    (b) 상기 투명 기판 상에 비정질 실리콘층을 형성하고 상기 비정실 실리콘층을 상기 픽셀 트랜지스터와 상기 스토리지 캐패시터가 형성될 영역 및 상기 구동회로 트랜지스터가 형성될 영역으로 패터닝하는 단계;
    (c) 패터닝된 상기 비정질 실리콘층과 기판 전체를 덮도록 절연층을 형성하고 상기 절연층 위에 금속층을 형성하는 단계;
    (d) 상기 절연층과 금속층을 패터닝하여 상기 픽셀 트랜지스터와 상기 구동회로 트랜지스터의 게이트 절연층 및 게이트 전극을 형성하는 단계;
    (e) 상기 비정질 실리콘층에 불순물을 주입하는 단계;
    (f) 상기 비정질 실리콘층에 MILC 유도 금속을 인가하는 단계;
    (g) 상기 MILC 금속이 인가된 비정질 실리콘층을 열처리하여 결정화시키는 단계;
    (h) 상기 기판 전체에 중간 절연층을 형성하고 콘택트 전극을 패터닝하는 단계를 포함하고,
    상기 단계 (d)에서 적어도 상기 픽셀 트랜지스터 중 적어도 1개 이상의 TFT 상에 상기 게이트 전극을 2개 이상 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  13. 제 12 항에 있어서, 상기 단계 (b)에서 상기 구동회로 트랜지스터 형성 영역을 P-MOS가 형성될 영역과 N-MOS가 형성될 영역으로 나누어 패터닝하고 그 중 하나의 유형의 트랜지스터가 형성될 영역에 대하여 우선 단계 (d) 내지 단계 (e)를 실행한 후 다른 유형의 트랜지스터가 형성될 영역에 대하여 단계 (d) 내지 단계 (e)를 반복하되 단계 (e)에서 먼저 주입된 불순물과 반대 극성의 불순물을 주입하여 상기 구동회로 영역에 CMOS를 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  14. 제 12 항 또는 제 13 항에 있어서, 상기 단계 (d)에서 모든 상기 픽셀 트랜지스터와 상기 구동회로 트랜지스터에도 상기 게이트 전극을 2개 이상 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  15. 제 12 항 또는 제 13 항에 있어서, 상기 단계 (d)에서 상기 게이트 절연층의폭을 상기 게이트 전극의 폭보다 넓게 형성하고, 상기 단계 (e)에서 상기 게이트 절연층을 마스크로 사용하는 저에너지 고농도 도핑 공정과 상기 게이트 전극을 마스크로 사용하는 고에너지 저농도 도핑 공정을 실행하여 적어도 상기 어드레싱 TFT의 채널 영역 주위에 불순물의 농도가 1E14/㎠ 이하인 저농도 도핑 영역을 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  16. 제 15 항에 있어서, 상기 고에너지 저농도 도핑 공정을 생략하여 적어도 상기 어드레싱 TFT의 채널 영역 주위에 오프셋 접합부를 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  17. 제 12 항 또는 제 13 항에 있어서, 상기 단계 (d)에서 상기 게이트 절연층의 폭을 상기 게이트 전극의 폭보다 넓게 형성하고, 상기 단계 (f)에서 상기 게이트 절연층과 상기 게이트 전극을 마스크로 사용하여 상기 MILC 유도 금속을 인가하여 적어도 1개 이상의 상기 TFT의 채널 영역 주위에 메탈 오프셋 영역을 형성하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  18. 제 12 항 또는 제 13 항에 있어서, 상기 MILC 유도 금속은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 한 가지 이상의 금속을 스퍼터링, 가열 증착(evaporation) 또는 CVD 방법을 사용하여 1 내지 200Å의 두께로 증착시켜 인가되고, 상기 열처리는 고로(furnace)를 이용하여 400-600oC의 온도에서 0.1 내지 50시간 동안 이루어져 형성된 것을 특징으로 하는 TFT 패널의 제작 방법.
  19. 제 12 항 또는 제 13 항에 있어서, 상기 단계 (a) 이후에 상기 투명 기판 위에 불순물의 확산을 방지하는 차단층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  20. 제12항 또는 제13항에 있어서,
    상기 콘택트 전극을 덮는 콘택트 절연층을 형성하고 ITO 투명 전극을 형성하는 단계;
    상기 콘택트 절연층 위에 유기 발광체를 포함하는 절연층을 형성하는 단계; 및
    상기 절연층 위에 금속 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  21. 제 12 항 또는 제 13 항에 있어서,
    상기 콘택트 전극을 덮는 콘택트 절연층을 형성하고 금속 전극을 형성하는 단계;
    상기 콘택트 절연층 위에 유기 발광체를 포함하는 절연층을 형성하는 단계; 및
    상기 절연층 위에 ITO 투명 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT 패널의 제작 방법.
  22. 삭제
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