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KR100451495B1 - 대기전류감소회로를갖는반도체집적회로 - Google Patents

대기전류감소회로를갖는반도체집적회로 Download PDF

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KR100451495B1 KR10-1998-0054613A KR19980054613A KR100451495B1 KR 100451495 B1 KR100451495 B1 KR 100451495B1 KR 19980054613 A KR19980054613 A KR 19980054613A KR 100451495 B1 KR100451495 B1 KR 100451495B1
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Abstract

본 발명은 대기전류 감소회로를 갖는 반도체 집적 회로에 관한 것으로, 제 1 전원전압 단자와 제 2 전원전압 단자 사이에 연결된 신호출력단과, 제 1 동작전압단자와 제 1 전원전압 단자 사이에 연결되고 소정의 전압 레벨을 갖는 제 1 활성화 신호에 의해 제어되는 제 1 스위칭 소자와, 제 2 동작전압 단자와 제 2 전원전압 단자 사이에 연결되고 제 1 활성화 신호와 반대의 위상을 갖는 제 2 활성화 신호에 의해 제어되는 제 2 스위칭 소자와, 제 1 스위칭 소자가 활성화될 때 제 1 동작전압과 제 4 동작전압 중 하나를 제 1 스위칭 소자의 기판단자로 공급하는 제 1 제어수단과, 제 2 스위칭 소자가 활성화될 때 제 2 동작전압과 제 4 동작전압 중 하나는 제 2 스위칭 소자의 기판단자로 공급하는 제 2 제어수단을 포함하여 이루어져서, 회로가 대기 상태일 때는 서브 드레숄드 누설전류를 감소시킬 수 있고, 회로가 활성화 상태일 때는 빠른 동작 속도를 얻을 수 있다.

Description

대기전류 감소회로를 갖는 반도체 집적회로.
본 발명은 모스 트랜지스터로 구성된 반도체 집적 회로에 관한 것으로, 특히 대기(standby) 상태에서의 전류 소비를 줄일 수 있고 고속 동작이 가능한 회로에 관한 것이다.
모스 트랜지스터로 구성된 반도체 집적 회로의 동작 속도는 모스 트랜지스터의 게이트 전압 즉, 동작 전압으로부터 문턱전압을 뺀 값에 의해 결정되며, 이 값이 클수록 동작 속도가 빨라진다. 따라서, 회로 설계 시 트랜지스터의 문턱전압을 낮게 설계하여 빠른 동작속도를 얻어낸다.
그러나, 트랜지스터의 문턱전압을 낮추면, 모스 트랜지스터의 서브드레숄드 (subthreshold) 특성에 의해 서브드레숄드 누설 전류가 증가하게 된다. 회로가 대기상태에 있을 때의 소비 전력은 이 서브드레숄드 누설 전류에 의해 결정되며, 누설 전류의 증가는 반도체 소자의 전력 소비를 증가시킨다.
도 1은 서브드레숄드 전류를 감소시켜 저전력 소비를 실현하기 위한 종래의 반도체 집적회로이다.
도 1의 구성을 간략히 설명하면 다음과 같다.
도면 부호 30은 낮은 문턱전압을 갖는 모스 트랜지스터로 구성된 누설전류가 흐르는 임의의 모스 트랜지스터 회로를 나타내며, 여기서는 피모스 트랜지스터와 엔모스 트랜지스터가 직렬 연결되어 구성된 시모스 인버터가 다수 개 병렬 연결된 인버터 체인을 이루고 있다. 피모스 트랜지스터 10은 전원전압 VCC와 모스 트랜지스터 회로 30의 전원전압단 VCC-L 사이에 연결되며 액티브 바 신호 /ACT에 의해 제어된다. 엔모스 트랜지스터 20은 접지전압 VSS와 모스 트랜지스터 회로 30의 접지전압단 VSS-L 사이에 연결되며 액티브 신호 ACT에 의해 제어된다.
저항소자인 피모스 트랜지스터 10과 엔모스 트랜지스터 20은 전원전압 VCC, VSS에 대하여 모스 트랜지스터 회로 30의 전원전압단 VCC-L, VSS-L의 전압 레벨을 일정하게 유지시키는 역할을 한다. 또한 피모스 트랜지스터 10과 엔모스 트랜지스터 20은 서브드레숄드 누설 전류를 감소시키기 위하여 모스 트랜지스터 회로 30을구성하는 모스 트랜지스터 보다 높은 문턱전압을 갖도록 설계된 것이다.
도 1의 구성에 따른 동작특성을 살펴보면 다음과 같다.
우선, 액티브 신호 ACT가 하이 레벨이고 액티브 바 신호 /ACT가 로우 레벨일 때, 피모스 트랜지스터 10은 게이트를 통해 로우 레벨의 액티브 바 신호 /ACT를 입력받아 턴온 된다. 그리고, 엔모스 트랜지스터 20은 게이트를 통해 하이 레벨의 액티브 신호 ACT를 입력받아 턴온된다. 따라서 모스 트랜지스터 회로 30의 전원전압단 VCC-L, VSS-L은 전원전압 VCC, VSS와 각각 동일한 전압 레벨을 갖게 되며, 회로가 활성화 상태가 되어 정상 동작을 수행하게 된다.
한편, 액티브 신호 ACT가 로우 레벨이고, 액티브 바 신호 /ACT가 하이 레벨이면, 피모스 트랜지스터 10과 엔모스 트랜지스터 20이 모두 턴 오프 되어, 회로가 대기 상태에 있게 된다. 이로써, 모스 트랜지스터 회로 30의 전원전압단 VCC-L, VSS-L이 전원전압 VCC, VSS로부터 각각 분리되어, 낮은 문턱전압을 갖는 모스 트랜지스터로 구성된 모스 트랜지스터 회로 30을 통해 흐르는 서브드레숄드 누설전류가 억제된다.
이와같은 종래의 반도체 집적회로는 대기상태에서의 서브드레숄드 누설전류를 감소시키기 위해 높은 문턱전압의 스위칭 트랜지스터 10과 20을 각각 VCC와 VCC-L 및 VSS와 VSS-L 사이에 연결하였다. 그러나, 회로가 활성화 상태가 되면 스위칭 트랜지스터 10, 20의 높은 문턱전압 때문에 동작속도가 감소한다.
즉, 회로가 대기 상태가 되면 VCC-L 및 VSS-L의 전압 레벨 변동이 완만하게 이루어지며 모스 트랜지스터 회로 30의 논리값이 변화하지 않으므로 문제가 없다.그러나 대기 상태와 활성화 상태 사이에서 전환이 이루어질 때와 모스 트랜지스터 회로 30의 논리 값이 변화할 때는 피모스 트랜지스터 10 및 엔모스 트랜지스터 20의 높은 문턱전압 때문에 모스 트랜지스터 회로 30의 동작 속도가 느려지는 문제점이 있다.
본 발명의 목적은 회로가 대기 상태에 있을 때 서브드레숄드 누설 전류를 효과적으로 감소시킴으로써 저 소비전력을 얻을 수 있는 반도체 집적회로를 제공하는 것이다.
본 발명의 다른 목적은 회로의 전류 구동 능력에 영향을 미치지 않고 빠른 동작 속도를 얻을 수 있는 반도체 집적회로를 제공하는 것이다.
도 1은 종래 기술에 따른 대기전류 감소회로를 갖는 반도체 집적회로도이다.
도 2는 본 발명에 따른 대기전류 감소회로를 갖는 반도체 집적회로도이다.
도 3은 도 2에서의 액티브 신호 및 액티브 바 신호의 전압 레벨을 나타내는 파형이다.
- 도면의 주요부분에 대한 부호의 설명 -
10, 100, MP1~MP4 : 피모스 트랜지스터
20, 200 : 엔모스 트랜지스터
30, 300 : 시모스 인버터 체인
상기 목적을 달성하기 위한 본 발명의 대기전류 감소회로를 갖는 반도체 집적회로는 복수개의 모스 트랜지스터로 구성되며 제 1 전원전압과 제 2 전원전압 사이에 연결된 신호출력 수단; 상기 반도체 직접회로를 활성화시키는 제 1 제어신호에 의해 인에이블하며 제 3 전원전압과 상기 제 1 전원전압 사이에 연결된 제 1 스위칭 소자; 상기 제 1 제어신호의 반전 신호인 제 2 제어신호에 의해 인에이블하며 상기 제 2 전원전압과 제 4 전원전압 사이에 연결된 제 2 스위칭 소자; 상기 제 1 및 제 2 제어신호에 의해 상기 제 3 전원전압과 제 5 전원전압 중 하나를 상기 제 1 스위칭 소자의 기판단자로 공급하는 제 1 제어 수단; 상기 제 1 및 제 2 제어신호에 의해 상기 제 4 전원전압과 제 6 전원전압 중 하나를 상기 제 2 스위칭 소자의 기판단자로 공급하는 제 2 제어 수단을 구비하며, 상기 제 1 및 제 2 스위칭 수단과 상기 신호출력 수단은 동일한 낮은 문턱전압을 갖는 모스 트랜지스터로 구성된다.
본 발명의 바람직한 실시예를 도 2와 도 3을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 대기전류 감소회로를 포함하고 있는 반도체 회로를 나타낸다.
도 2를 참조하면, 도면부호 300은 도 1의 도면부호 30과 동일한 모스 트랜지스터 회로를 나타내는 것으로, 낮은 문턱전압을 갖는 피모스 트랜지스터와 엔모스 트랜지스터가 직렬 연결된 시모스 인버터가 다수 개 병렬 연결되어 인버터 체인을 이루고 있다. 모스 트랜지스터 회로 300의 전원전압단 VCC-L과 전원전압 VCC 사이에 모스 트랜지스터 회로 300을 구성하는 피모스 트랜지스터와 동일하게 낮은 문턱전압을 갖는 피모스 트랜지스터 100이 연결되고, 액티브 바 신호 /ACT에 의해 제어된다. 또한, 모스 트랜지스터 회로 300의 접지전압단 VSS-L과 접지전압 VSS 사이에 모스 트랜지스터 회로 300을 구성하는 엔모스 트랜지스터와 동일하게 낮은 문턱전압을 갖는 엔모스 트랜지스터 200이 연결되고, 액티브 신호 ACT에 의해 제어된다.
피모스 트랜지스터 100의 기판단자에는 피모스 트랜지스터 100의 기판전압을 제어하는 제어수단 110이 연결된다. 제어수단 110은 두 개의 피모스 트랜지스터 MP1과 MP2로 구성되며, 이 두 트랜지스터의 각 드레인이 공통으로 피모스 트랜지스터 100의 기판단자와 연결된다. 그리고, 피모스 트랜지스터 MP1은 소스를 통해 전원전압 VCC와 연결되고 게이트를 통해 액티브 바 신호 /ACT의 제어를 받는다. 피모스 트랜지스터 MP2는 소스를 통해 승압전압 VPP와 연결되고 액티브 신호 ACT의 제어를 받는다.
승압전압 VPP는 트랜지스터의 문턱전압 손실을 보충하기 위한 것으로써 통상적으로 VPP = VCC + Vt를 만족한다. 예를들어, 16M급 트랜지스터의 경우 문턱전압 Vt는 0.5±0.2V(최대 0.7V) 정도이므로 외부전원전압 VCC가 5V일 때, 승압전압 VPP는 최대 5.7V 정도가 된다. 즉, 승압전압 VPP는 외부전원전압 VCC보다 높은 전압 레벨을 갖는다.
엔모스 트랜지스터 200의 기판단자에는 엔모스 트랜지스터 200의 기판전압을 제어하는 제어수단 210이 연결된다. 제어수단 210은 두 개의 피모스 트랜지스터 MP3와 MP4로 구성되며, 이 두 트랜지스터의 각 소스가 공통으로 엔모스 트랜지스터 200의 기판단자와 연결된다. 그리고, 피모스 트랜지스터 MP3는 드레인을 통해 접지전압 VSS와 연결되고 게이트를 통해 액티브 바 신호 /ACT의 제어를 받는다. 피모스 트랜지스터 MP4는 드레인을 통해 기판전압 VBB와 연결되고 액티브 신호 ACT의 제어를 받는다. 기판전압 VBB는 접지전압 VSS보다 낮은 전압 레벨을 갖는다.
상기와 같이 구성되는 본 발명의 대기전류 감소회로는 다음과 같이 동작한다.
먼저, 액티브 신호 ACT가 하이 레벨이고, 액티브 바 신호 /ACT가 로우 레벨일 때 피모스 트랜지스터 100과 엔모스 트랜지스터 200이 모두 턴온되어 회로가 활성화된다. 그리고, 액티브 바 신호 /ACT에 의해 제어되는 피모스 트랜지스터 MP1과MP3는 턴온되고, 액티브 신호 ACT에 의해 제어되는 피모스 트랜지스터 MP2와 MP4는 턴오프 된다. 따라서, 스위칭 트랜지스터 100과 200의 기판 단자는 각각 전원전압 VCC 및 접지전압 VSS와 연결된다.
결과적으로 스위칭 트랜지스터 100과 200의 유효 문턱전압이 모스 트랜지스터 회로 300과 동일하게 낮은 값으로 유지된다. 이로써, 빠른 동작 속도를 얻을 수 있다.
한편, 액티브 신호 ACT가 로우 레벨이 되고, 액티브 바 신호 /ACT가 하이 레벨일 때 피모스 트랜지스터 100과 엔모스 트랜지스터 200이 모두 턴오프되어 회로가 대기상태로 된다. 그리고, 액티브 바 신호 /ACT에 의해 제어되는 피모스 트랜지스터 MP1과 MP3는 턴오프되고, 액티브 신호 ACT에 의해 제어되는 피모스 트랜지스터 MP2와 MP4는 턴온된다. 따라서, 스위칭 트랜지스터 100과 200의 기판 단자는 각각 승압전압 VPP 및 기판전압 VBB와 연결된다.
결과적으로 스위칭 트랜지스터 100과 200의 유효 문턱전압이 모스 트랜지스터 회로 300의 문턱전압보다 높게 유지되고, 이로써 모스 트랜지스터 회로 300을 통해 흐르는 서브드레숄드 누설 전류가 감소될 수 있다.
본 발명의 실시예에서는 엔모스 트랜지스터 200의 기판전압을 선택적으로 제어하는 제어수단을 피모스 트랜지스터 MP3, MP4로 구성하였으나 다른 실시예로써 엔모스 트랜지스터를 사용할 수도 있다.
도 3은 도 2의 액티브 신호 ACT 및 액티브 바 신호 /ACT의 전압레벨을 나타낸 것이다. 도 3에서와 같이, 본 발명의 액티브 신호 ACT와 액티브 바 신호 /ACT는기판전압 VBB 레벨에서 승압전압 VPP 레벨까지 천이 하는 신호이어야 하며, 이는 스위칭 트랜지스터 100과 200의 각 기판단자에 승압전압 VPP 및 기판전압 VBB가 제대로 전달되도록 하기 위한 것이다.
본 발명은 회로가 대기 상태에 있을 때 스위칭 트랜지스터의 기판 단자가 승압전압 및 기판전압에 연결되도록 함으로써 서브드레숄드 누설 전류를 감소시킬 수 있다.
또한, 회로가 대기 상태에서 활성화 상태로 전환할 때 및 활성화 상태일 때 스위칭 트랜지스터의 문턱전압이 모스 트랜지스터 회로의 문턱전압과 동일하게 낮은 값을 유지하도록 함으로써 모스 트랜지스터 회로의 전류 구동 능력에 영향을 미치지 않고 빠른 동작 속도를 얻을 수 있다.

Claims (6)

  1. 대기전류 감소회로를 갖는 반도체 집적회로에서,
    복수개의 모스 트랜지스터로 구성되며 제 1 전원전압과 제 2 전원전압 사이에 연결된 신호출력 수단;
    상기 반도체 집적회로를 활성화시키는 제 1 제어신호에 의해 인에이블하며 제 3 전원전압과 상기 제 1 전원전압 사이에 연결된 제 1 스위칭 소자;
    상기 제 1 제어신호의 반전 신호인 제 2 제어신호에 의해 인에이블하며 상기 제 2 전원전압과 제 4 전원전압 사이에 연결된 제 2 스위칭 소자;
    상기 제 1 및 제 2 제어신호에 의해 상기 제 3 전원전압과 제 5 전원전압 중 하나를 상기 제 1 스위칭 소자의 기판단자로 공급하는 제 1 제어 수단;
    상기 제 1 및 제 2 제어신호에 의해 상기 제 4 전원전압과 제 6 전원전압 중 하나를 상기 제 2 스위칭 소자의 기판단자로 공급하는 제 2 제어 수단을 구비하며,
    상기 제 1 및 제 2 스위칭 수단과 상기 신호출력 수단은 동일한 문턱전압을 갖는 모스 트랜지스터로 구성되는 것을 특징으로 하는 대기전류 감소회로를 갖는 반도체 집적회로.
  2. 상기 1 항에 있어서,
    상기 제 1 제어수단은,
    상기 제 1 제어신호에 의해 인에이블하며 상기 제 3 전원전압과 상기 제 1스위칭 소자의 기판단자 사이에 연결된 제 1 모스 트랜지스터와,
    상기 제 2 제어신호에 의해 인에이블하며 상기 제 5 전원전압과 상기 제 1 스위칭 소자의 기판단자 사이에 연결된 제 2 모스 트랜지스터를 구비하며,
    상기 반도체 집적회로가 활성화될 경우, 상기 제 3 전원전압을 상기 제 1 스위칭 소자의 기판단자에 공급하고,
    상기 반도체 집적회로가 비활성화될 경우, 상기 제 5 전원전압을 상기 제 1 스위칭 소자의 기판단자에 공급하는 것을 특징으로 하는 대기전류 감소회로를 갖는 반도체 집적회로.
  3. 상기 1 또는 2 항에 있어서,
    상기 제 3 전원전압은 상기 제 5 전원전압보다 전압 레벨이 낮은 것이 특징으로 하는 대기전류 감소회로를 갖는 반도체 집적회로.
  4. 상기 1 항에 있어서,
    상기 제 2 제어 수단은,
    상기 제 1 제어신호에 의해 인에이블되며 상기 제 4 전원전압과 상기 제 2 스위칭 소자의 기판단자 사이에 연결된 제 3 모스 트랜지스터와,
    상기 제 2 제어신호에 의해 인에이블되며 상기 제 6 전원전압과 상기 제 2 스위칭 소자의 기판단자 사이에 연결된 제 4 모스 트랜지스터를 구비하며,
    상기 반도체 집적회로가 활성화될 경우, 상기 제 4 전원전압을 상기 제 2 스위칭 소자의 기판단자에 공급하고,
    상기 반도체 집적회로가 비활성화될 경우, 상기 제 6 전원전압을 상기 제 2 스위칭 소자의 기판단자에 공급하는 것을 특징으로 하는 대기전류 감소회로를 갖는 반도체 집적회로.
  5. 상기 1 항 또는 4 항에 있어서,
    상기 제 4 전원전압은 상기 제 6 전원전압보다 전압 레벨이 높은 것이 특징으로 하는 대기전류 감소회로를 갖는 반도체 집적회로.
  6. 상기 1 항에 있어서,
    상기 제 1 활성화 신호와 상기 제 2 활성화 신호는 각각 상기 제 5 전원전압 레벨과 상기 제 6 전원전압 레벨 사이의 범위를 갖는 것이 특징인 대기전류 감소회로를 갖는 반도체 집적회로.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274601A (en) * 1991-11-08 1993-12-28 Hitachi, Ltd. Semiconductor integrated circuit having a stand-by current reducing circuit
KR960043149A (ko) * 1995-05-19 1996-12-23 김주용 대기상태의 전력 소모를 감소시키기 위한 반도체장치
JPH09321259A (ja) * 1996-05-30 1997-12-12 Mitsubishi Electric Corp 半導体装置
JPH10190444A (ja) * 1996-12-27 1998-07-21 Hitachi Ltd 半導体集積回路装置
US5821769A (en) * 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5274601A (en) * 1991-11-08 1993-12-28 Hitachi, Ltd. Semiconductor integrated circuit having a stand-by current reducing circuit
US5821769A (en) * 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control
KR960043149A (ko) * 1995-05-19 1996-12-23 김주용 대기상태의 전력 소모를 감소시키기 위한 반도체장치
JPH09321259A (ja) * 1996-05-30 1997-12-12 Mitsubishi Electric Corp 半導体装置
JPH10190444A (ja) * 1996-12-27 1998-07-21 Hitachi Ltd 半導体集積回路装置

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