KR100447381B1 - 금속산화막반도체트랜지스터 - Google Patents

Abstract

소형 트랜지스터를 사용하여 전류 미러 회로(current mirror circuit)에 비정수(non-integer) 전류비가 생성될 수 있도록 하기 위하여, 본 발명의 채널 영역은 일부 채널 폭에 대한 채널 길이를 변경함으로써 조정된다. 추가적인 실시예에서, 트랜지스터는 두개 이상의 서브트랜지스터로 구성되며, 어느 하나의 서브트랜지스터의 채널 길이는 나머지 서브트랜지스터(들)의 채널 길이와 서로 상이하다.

Description

금속 산화막 반도체 트랜지스터{MOS TRANSISTOR}

본 발명은 MOS(Metal Oxide Semiconductor) 트랜지스터에 관한 것으로, 특히, 소망하는 채널의 치수(channel dimension)를 획득하는 것에 관한 것이다.

MOS 트랜지스터의 한가지 응용예는 두개의 트랜지스터를 기본적인 형태로 포함해서 전류 미러 회로(current mirror circuit)를 구성하는 것으로서, 이들 두 트랜지스터들 중 제 1 트랜지스터는 다이오드(diode) 접속되고 입력 전류가 인가되며, 제 2 트랜지스터는 제 1 트랜지스터의 게이트(gate) 및 소스(source) 전극에 제각기 접속되는 게이트 및 소스 전극을 가지며 드레인(drain) 전극에서 입력 전류와 관련된 출력 전류를 생성한다. 입력 전류와 출력 전류 사이의 관계는 트랜지스터 채널 폭/채널 길이의 비율(quotient)에 따른다. 전류와 채널 폭간의 관계가 전류와 채널 길이 간의 관계보다 선형적이기 때문에, 입력 전류와 출력 전류 사이의 비를 정확하게 구하기 위해 채널 길이를 일정하게 하고 채널 폭만을 변경하여 원하는 전류비(current ratio)를 획득하는 것이 통상적이다. 그러나, 트랜지스터의 치수는 해상도 그리드(resolution grid)에 적합하게 설정해야 하며, 이는 통상적으로 실현할 수 있는 2개의 채널 폭 사이에 최소 스텝(minimum step)이 존재함을 의미한다. 그 결과, 이용가능한 전류비를 구하는 데 한계가 있다. 즉, 정수비를 획득하는 것은 비교적 용이하지만, 분수비(fractional ratio)를 정확하게 획득하는것은 어렵다.

미국 특허 출원 제 5,362,988 호에는 다수의 전류 미러 회로를 사용하는 중앙 레일 발생기 회로(mid rail generator circuit)가 개시되어 있다. 이 특허에서 모든 채널 길이는 동일하고, 원하는 전류비를 생성하기 위하여 채널 폭이 변경된다. 또한, 정수배(integer multiplication)의 전류비를 획득하기 위해 다수의 동일한 트랜지스터들이 병렬 접속된다. 이와 같은 구성들은 정수 또는 간단한 분수의 전류비를 생성하는 데 적합하지만, 트랜지스터의 크기를 크게 함이 없이 복잡한 분수의 전류비를 정확하게 획득하는 데에는 적합하지 않다.

Philip E. Allen 및 Douglas R. Holberg에 의해 기술되어 Holt, Rinehart, 및 Winston사에 의해 간행된"CMOS Analogue Circuit Design"(ISBN 0-03-006587-9)이란 명칭의 문헌의 페이지 231 및 232에서는 전류 증폭기의 트랜지스터를 치수 설계(dimensioning)하는 내용을 기술하고 있지만, 이는 주로 정수배(integer multiplying factor)의 전류비와 관련된 것이다. 이 문헌에서는 폴리실리콘 게이트(polysilicon gate)하에서 외방확산(out diffusion)으로 인해 길이의 오차 허용도(tolerance)가 폭의 오차 허용도보다 크기 때문에 채널 길이보다 채널 폭을 스케일링(scaling)하는 것이 일반적인 것으로 기술하고 있다.

본 발명의 목적은 트랜지스터의 크기를 크게 하지 않고서도 유효 채널 폭 대 채널 길이의 비를 조금씩 증가시키는 것이 가능한 트랜지스터를 구성하는데 있다. 본 발명의 다른 목적은 비교적 작은 크기를 갖는 트랜지스터를 사용하여 비정수 전류비를 갖는 전류 미러 회로를 구성하는 데 있다.

본 발명은 채널 길이와 채널 폭이 최소의 분리 그리드 단위(minimum isolation grid unit)의 정수배(multiple)인 MOS 트랜지스터에서, 채널 길이를 채널 폭 방향에 대해 부분적으로 크게 한 것을 특징으로 하는 MOS 트랜지스터를 제공한다.

채널 길이의 크기를 채널 폭 방향에서 변경시킴으로써 소정의 게이트-소스 전위(potential)에 대한 트랜지스터 전류를 보다 정확하게 제어를 할 수 있으며, 그 결과 이런 트랜지스터로 구성된 전류 미러 회로에서 전류비를 선택할 수 있는 폭이 넓어진다. 통상적으로 채널 길이는 전체 길이에 대해 조금만 변경되어지기 때문에 전류 대 채널 길이의 선형 관계에 대해서는 중요한 영향을 미치는 것은 아니다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예가 예로서 기술될 것이다.

도 1은 MOS 트랜지스터 채널에 대한 제 1 해상도 그리드를 도시한 도면,

도 2는 트랜지스터가 병렬로 접속된 두 개의 좁은 폭을 갖는 세그먼트로 분할된 제 2 해상도 그리드를 도시한 도면,

도 3은 각각의 세그먼트가 서로 다른 길이를 갖고 있는 제 3 해상도 그리드를 도시한 도면.

스위칭 전류 기법(switched current technique)을 사용하여 필터(filter)를 제조하는 경우에는 때로는 비정수(non-integer) 값인 전류비를 정확하게 생성하고 회로 면적을 최소화하기 위해 전류 미러 회로에 소형의 트랜지스터를 사용하는 것이 필수적이다. 그러나 소형의 트랜지스터를 사용할 때 획득할 수 있는 전류비변화의 정확도에 한계가 있다. 이것은 도 1을 보면 알 수 있다. 도 1에는 트랜지스터 채널 길이가 20개의 그리드 단위(l)로 표시되고 트랜지스터 채널 폭이 10개의 그리드 단위(w)로 표시된 해상도 그리드가 도시되어 있다. 만약 동일한 해상도 그리드를 사용하고 동일한 채널 길이를 갖는 트랜지스터를 추가로 사용하여 소정의 전류비를 갖는 전류 미러 회로를 구성하는 경우에는, 최소 채널 폭 변화는 1 해상도 단위, 즉, 채널 폭의 10%이다. 그 결과, 전류비는 10% 스텝으로만 선택될 수 있다. 이와 같은 전류비의 제한은 10%의 스텝보다 더욱 정밀하게 정의된 비정수 전류비가 빈번하게 요구되는 스위칭 전류 회로(switched current circuit)의 경우에는 허용될 수 없다. 이러한 문제는 트랜지스터의 전체 크기를 증가시킴으로써 확실하게 극복될 수는 있지만, 이것은 칩의 면적을 최소화하기 위해 소자(device)의 크기를 소형화하는 추세로 볼 때 바람직한 해결책이 아니다. 또 다른 해결 방안은 채널 길이를 1 해상도 그리드 단위씩 감소(또는 증가)시키는 것이다. 이에 의해, 전류비를 5% 스텝으로 변경할 수 있다. 채널 길이를 이와 같이 1 해상도 그리드 단위로 변화시켜도 채널 길이에 대한 그 변화의 비율이 작기 때문에 채널 길이를 일정하게 한 경우의 유리한 효과에 영향을 미치는 일은 없다. 유리한 효과란 전류의 스텝이 커질수록 채널 폭과 전류 사이의 관계가 더욱 선형적으로 되고, 채널 폭이 스케일링될 때 입력 및 출력 어드미턴스(admittance)가 전류에 따라서 스케일링된다고 하는 것이다.

도 1에 도시된 구성을 사용하여 채널 폭(w) 방향에 대해 부분적으로 채널 길이(l)를 1 그리드 해상도 단위씩 줄이면, 더욱 작은 스텝으로 채널 영역의 크기를변화시킬 수 있다.

도 2는 트랜지스터들 중의 적어도 하나를 병렬 접속된 더욱 폭이 좁은 2개 이상의 트랜지스터 세그먼트로 분할할 때 사용될 수 있는 세부적인 해상도 그리드를 도시한 도면이다. 도 2에 도시된 구성에서, 폭을 1 단위씩 변경하면 10%의 전류 변화가 발생되지만, 만일 2등분한 구성의 한쪽에서만 채널 길이를 1 단위씩 변경하면 2.5%의 전류 변화가 발생된다. 이러한 원리는 최소 세그먼트 폭에 의해 제한되지만, 만약 두개 이상의 병렬 트랜지스터를 구현할 수 있으면 스텝을 더욱 줄일 수 있다.

유효 채널 폭 및 길이를 효율적으로 조금씩 증가시키는 또다른 해결 방안은 두개 이상의 병렬 세그먼트를 구비하고, 각각의 세그먼트의 폭과 길이를 모두 변경하는 것이다. 이 방안에 따른 구성은 도 3에서 한쪽 세그먼트(l₁, w₁)가 4개의 단위의 폭과 21개의 단위의 길이를 갖고 있고, 다른쪽 세그먼트(l₂, w₂)가 19개의 단위의 길이와 6개의 단위의 폭을 갖는 것으로 도시되어있다. 이 방안을 이용하면 1%의 전류 스텝으로 변경된다. 따라서, 채널 길이를 5% 변경하면 전류 스텝의 해상도가 5배 증가된다. 이러한 원리를 이용하여 트랜지스터를 폭이 좁은 3개 이상의 세그먼트로 분할하면 전류 스텝의 해상도가 더욱 증가될 수 있다.

전술한 예는 20개의 단위의 채널 길이와 10개의 단위의 채널 폭을 도시하고 있지만, 이러한 치수(dimension)는 임의적인 것으로서, 폭과 길이에 대한 단위의 수는 상황에 맞게 선택될 수 있다. 그러나, 채널 길이는 단위 증감이 공칭(nominal) 채널 길이의 작은 비율이 되도록, 바람직하게는 그 길이의 10% 미만으로 설정되는 것이 좋다.

본 발명은 도 3에 도시된 예를 이용하면, MOS 트랜지스터를 사용하여 전류 미러 회로의 전류비를 1% 스텝으로 선택할 수 있음을 이해할 것이다. 물론, 트랜지스터의 크기가 클수록 스텝이 더욱 작아지지만, 만약 스텝이 다소 크더라도 상관이 없는 경우에는 보다 작은 크기의 소자, 즉, 보다 적은 수의 그리드 해상도 단위의 치수를 갖는 소자가 사용될 수도 있다.

본 기술 분야에 통상의 지식을 가진 자라면, 전술한 본 발명의 설명으로부터 본 발명이 여러가지 변경이 이루어질 수 있음을 이해할 것이다. 이러한 변경은 MOS 트랜지스터의 설계 및 사용에 있어서 이미 알려져 있고 본 명세서에서 전술한 특징을 대신하여 사용되거나 혹은 이를 부가하여 사용될 수 있는 다른 특성들을 포함할 수도 있다. 비록 본 출원에서 특허 청구범위가 특정한 특성들의 조합으로 정의되었지만, 본 발명의 영역은 또한 특허 청구범위에서 청구된 것과 같은 동일한 발명과 관련되는지의 여부와 본 발명을 수행하는 것과 동일한 기술적 문제들을 일부 또는 모두 해결하는지의 여부에 관계없이 본 명세서에서 명확하거나 혹은 불명확하게 개시된 소정의 신규한 특징 또는 소정의 특징들의 조합을 포함하거나 혹은 본 기술 분야에 통상의 지식을 가진 자에게 명백한 하나 이상의 일반적인 특징들을 포함할 수도 있다. 본 발명의 실행 또는 본 발명으로부터 도출된 소정의 다른 응용을 실행하는 동안, 본 발명은 새로운 특허 청구범위가 이러한 특징 및/또는 이들 특징의 조합으로 정의될 수도 있음을 이해해야 한다.

Claims (3)

1. 채널 길이와 채널 폭이 최소 해상도 그리드 단위(a minium resolution grid unit)의 정수배(multiples)로서 채널 영역이 실질적으로 직사각형이 되는 MOS 트랜지스터 ―상기 채널 길이는 직사각형의 한쪽 변을 형성하고, 상기 채널 폭은 상기 채널 길이에 수직인 변을 형성함 ―에 있어서, 상기 직사각형의 폭의 제 1 부분에 대한 채널 길이는 상기 직사각형의 제 2 부분에 대한 채널 길이와는 하나 이상의 상기 최소 해상도 그리드 단위만큼 다른 것을 특징으로 하는 MOS 트랜지스터.
2. 제 1 항에 있어서,

   두개의 서브트랜지스터를 포함하되, 상기 서브트랜지스터들 중 하나의 서브트랜지스터 채널 길이는 공칭 채널 길이(the nominal channel length)보다 1 해상도 그리드 단위만큼 작고, 다른 서브트랜지스터의 채널 길이는 상기 공칭 채널 길이보다 1 해상도 그리드 단위만큼 큰 MOS 트랜지스터.
3. 입력 전류를 수신하는 제 1 다이오드 접속 MOS 트랜지스터, 및 그 드레인 전극에서 출력 전류를 생성하는 제 2 MOS 트랜지스터 ― 상기 제 1 MOS 트랜지스터의 게이트 전극 및 소스 전극은 제 2 MOS 트랜지스터의 게이드 전극 및 소스 전극에각각 접속됨 ―를 포함한 전류 미러 회로에 있어서,

   상기 제 1 및 제 2 MOS 트랜지스터는 청구항 1 또는 청구항 2에 개시된 MOS 트랜지스터인 것을 특징으로 하는 전류 미러 회로.

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