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KR100441469B1 - 전계 효과 장치용 고속 게르마늄 채널 이종구조물 - Google Patents

전계 효과 장치용 고속 게르마늄 채널 이종구조물 Download PDF

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KR100441469B1
KR100441469B1 KR10-2001-7011492A KR20017011492A KR100441469B1 KR 100441469 B1 KR100441469 B1 KR 100441469B1 KR 20017011492 A KR20017011492 A KR 20017011492A KR 100441469 B1 KR100441469 B1 KR 100441469B1
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Abstract

높은 이동도 Ge 채널 전계 효과 트랜지스터를 형성하기 위한 방법 및 층 이종구조는 반도체 기판상의 복수의 반도체 및 보다 높은 장벽 또는 보다 깊게 속박 양자 우물을 가지고 상보형 MODFETs 및 MOSFETs에서 매우 높은 이동도를 가지는 압축 변형된 에피택시형 Ge 층의 채널 구조를 포함으로써 설명된다. 본 발명은 p-채널 장치에 경우 합금 산란에 기인한 제한된 홀 이동도에 관한 문제점을 단지 단일 압축 변형된 SiGe 채널층으로 극복한다. 본 발명은 그 이외에 실온 이상의 온도(425K)에서 저온(0.4K)까지의 넓은 온도 작동 체제를 가지며, 이로써 낮은 온도에서도 심지어 좋은 장치 성능이 얻어질 수 있는 것 이외에 이동도 및 트랜스컨덕턴스에 있어서 디프 서브마이크론(deep submicron)의 종래 기술 Si pMOSFETs 이상의 개선을 제공한다.

Description

전계 효과 장치용 고속 게르마늄 채널 이종구조물{HIGH SPEED GE CHANNEL HETEROSTRUCTURES FOR FIELD EFFECT DEVICES}
고속 및 저잡음 장치 용응에 있어서, 그 초점은 캐리어(예컨대, 전자, 홀) 전도가 도핑되지 않은 채널층에서 발생하고 이로써 상기 캐리어 이동도는 불순물 산란에 의하여 제한되지 않고 높은 캐리어 이동도가 얻어질 수 있는, 고속 전자 이동도 트랜지스터 또는 변조 도핑 전계 효과 트랜지스터를 설계하고 제조하는 데 있있다. 일반적으로, 상기 고속 전자 장치들은 저잡음 증폭기, 전력 증폭기, 마이크로웨이브 및 RF 방식에서 작동하는 위성 수신기 및 송신기로서 종종 이용되고, 선택되는 재료는 대개 보다 빠르지만 보다 비싼 GaAs 및 InP와 같은 Ⅲ-Ⅴ족 재료 시스템 및 기술이다. 복잡하고 고가(costly)인 Ⅲ-Ⅴ족 재료 기술이 반도체 산업에서 매우 바람직한 것은 아니지만, 반면에 현재의 Si 기술과 완전히 양립할 수 있는 덜 비싼 SiGe 재료 시스템이 보다 바람직하고 현재의 Si-CMOS 장치 기술로 집적하는데 훨씬 용이하다.
Si 기술과 양립할 수 있는 재료 시스템의 한 실시예는 미국 특허 제5,019,882호〔"Germanium Channel Silicon MOSFET"(1991.5.28), P.M.Solomon〕에서 설명되어 있다. 미국 특허 제5,019,882호에서, 개선된 캐리어 이동도를 가지는 채널은 실리콘 기판 위에서 성장된 실리콘 및 게르마늄의 합금층으로 이루진다. 상기 합금층은 적당한 위형 전위(pseusdomorphic dislocation) 자유 성장이 발생할 만큼 충분히 얇게 유지된다. 실리콘 층은 상기 합금층 위에 형성되고 유전층을 형성하기 위하여 부분적으로 산화된다. 게이트(gate) 영역은 실리콘 산화물 위에서 형성된다.
Si 기술과 양립 가능한 고성능 SiGe 장치 구조의 제2 실시예는, 미국 특허 제5,534,713호〔"Complementary Metal-Oxide Semiconductor Transistor Logic Using Strained Si/SiGe Heterostructure Layers"(1996.7.9), K.E.Ismail〕에 설명되어 있다. 미국 특허 제5,534,713호에서 실리콘 CMOS 트랜지스터 구조는 p-채널 장치에 대해 증가된 홀 이동도를 가지며 압축 변형하에서 내장된 SiGe 채널 및 변형된 Si/SiGe 이종 구조 설계 상에서 제조된 n-채널 장치에 대해 증가된 전자 이동도를 가지며 인장 변형하에서 내장된 Si 채널을 이용함으로써 설명된다. 게다가 미국 특허 제5,534,713호에서 p-채널 전계 효과 트랜지스터용 p-채널로 제공되는 상기 제안된 압축 변형된 Si/SiGe 층은 50 내지 100%, 바람직하게는 80%의 게르마늄 합성체를 가짐으로써 설명된다. 이제까지, Thomas J Research Center IBM corporation 에서 상기 채널 설계 및 합성물을 이용하는 원형 SiGe p-채널 MODFETs는 홀 이동도를 실온에서 단지 1,000 ㎠/Vs까지 생산할 수 있었다.
현재의 Si 기술을 이용하는 Ge-채널 MODFET의 호환 및 제조는 순수 Ge 층을 포함하는 홀 채널을 가지는 변조 도핑 FET 구조가 Si 기판 상의 분자 빔 에피택시에 의하여 성장되는 분자 빔 에피택시(molecular beam epitaxy,MBE)기술에 의하여 설명되었다. 특히 변조 도핑, 변형된 Ge 층(MBE에 의해 성장)에서 이차원 홀 가스(two-dimensional hole gas, 2DHG)에 대한 실온 홀 이동도는 인용 간행물〔Electron.lett.34(19)(1998.9.17), 1888-1889쪽 "High performance 0.25㎛ p-형 Ge/SiGe MODFETs", G,Hock,T.Hackbarth,U.Erben,E,Kohn 및 U.Konig〕에서1,870㎠/Vs 만큼 높다고 보고되었다. G.Hock등 의하면, 상기 0.25㎛ 게이트 길이 장치의 경우에 상기 p-형 Ge 채널 MODFETs는 최대 드레인 포화 전류가 300mA/mm 의 값만큼 높이 올라가는 동안에 160mS/mm의 최대 DC 외인성(extrinsic) 트랜스컨덕턴스를 나타냈다. 상기 RF 성능의 경우에, 32㎓의 단위 전류 이득 차단 주파수(cutoff frequency) fT및 85㎓의 최대 주파수 진동 fmax이 얻어졌다.
냉각(cooled) 적외선 검파기, 고속 프로세서 및 저잡음 증폭기용 판독 전자 공학과 같은 고속 저온 응용 분야용 고속 저온 MOSFETs 및 고속 바이폴라 트랜지스터를 설계하고 제조하는데 관심이 커져가고 있다. 끝으로, 실온(300K)에서 저온(<T=77K)까지의 온도 범위내에서 작동될 수 있고, 게다가 심지어 보다 높은 전송 특성을 가지는 Ge 채널 장치 구조는 이상적인 해결책이다. 실온 및 77K 양쪽에서 실행될 수 있는 순수 Ge로 이루어진 2D 홀 채널을 가지는 변조 도핑 SiGe/Ge 이종구조의 한 실시예는 인용 간행물〔Electron.Dev.lett.14(4)(1993.4.4), 205-207쪽, "p-Type Ge-Channel MODFET's with High Transconductance Grown on Si Substrates", U.Konig 및 F.Schafffer〕에서 보고되었다.
고속 및 저온 작동에 적합한 높은 캐리어 이동도를 가지는 전계 효과 트랜지스터의 다른 실시예는 미국 특허 제5,241,197호〔"Transistor Provided with Strained Germanium Layer"(1993.8.31), E.Murakami 등〕에 설명되어 있다. 미국 특허 제5,241,197호에서, 분자 빔 에피택시에 의하여 성장된 변형 제어층(strain control layer)는 게르마늄 층 위에서 압축 변형을 부가하기 위하여 게르마늄 층 아래에 제공된다. 상기 변형 제어층의 합성체는 압축 변형을 일으키는데 이용된다. 상기 변형된 게르마늄 층에서 캐리어 이동도는 3000㎠/Vs이 된다고 보고된다. 그러나, 그 이후에 실온에서 2000㎠/Vs 이상의 이동도를 가지는 Ge 특성 또는 Ge 층 구조에 대해 어떠한 측정 및 데이터도 발표되지 않았다. 실온에서 Ge 층 구조의 홀 이동도에 대해 보고된 값인 1900㎠/Vs는 간행물〔"Field Effect Devices and Applications"(1998), D.W.Greve, Prentice-Hall,inc, Upper Saddle River, NJ 소재〕315쪽 및 특히 표 8.1에서 발견된다.
이 출원은 보다 높은 이동도를 얻기 위해 압축된 Ge 층 및 SiGe 층의 합성층을 포함하는 채널이 있는 전계 효과 트랜지스터를 설명하는 미국 출원 번호 제09/267,323호 〔"High Speed Composite p-channel Si/SiGe Heterostructure for Field Effect Devices"(1999.3.12), Jack O.Chu 등〕를 인용문으로 포함된다.
본 발명은 실리콘 및 실리콘 게르마늄을 기초로 하는 재료 시스템에 관한 것이고, 특히 고속 저잡음, 마이크로웨이브, 서브밀리미터(submilimeter) 및 밀리미터 웨이브 응용에 이용되는 새로운 에피택시(epitaxial) 전계 효과 트랜지스터 구조에 관한 것이다. 바람직하게, 상기 에피택시 전계 효과 트랜지스터 구조는 CMOS 장치 또는 회로, 고속 전자 이동도 트랜지스터(high electron mobility transistor, HEMT's) 및 변조 도핑 이종구조(modulation doped heterostructure) 전계 효과 트랜지스터를 형성하기 위하여 실리콘 및 실리콘 게르마늄을 포함하는 구조에서 고성능 게르마늄 채널을 포함한다. 본 발명은 종래 기술인 Si pMOSFETs의 디프-서브마이크론(deep submicron, 0.1㎛ 채널 길이) 상에서 매우 높은 이동도 Ge 채널 장치를 이용함으로써 이동도 및 트랜스컨덕턴스(transconductance )의 향상을 제공하는데, 상기 매우 높은 이동도 Ge 채널 장치는 실온(373K)에서저온(0.4K)까지의 넓은 온도 체제에서 유리하게 작동될 수 있다.
도 1은 본 발명의 한 실시예를 설명하기 위한 층 구조의 단면도.
도 2는 본 발명의 상기 실시예에 대한 바람직한 Ge합성 층 구조를 설명하기 위하여 도1에서 나타나는 상기 제조된 견본 구조에 대하여 Ge 농도 대 깊이를 나타내는 SIMS 그래프.
도 2A는 변조 도핑 장치 영역에 대하여 상기 B 및 Ge 농도를 나타내기 위하여 약 1000Ao의 깊이까지 도 2의 윗 부분을 확장한 SIMS 도.
도 3은 상기 홀 이동도 대 Ge 채널 폭 또는 두께를 나타내기 위하여 데이타를 점으로 표시한 그래프.
도 4는 본 발명의 상기 실시예에 대한 상기 Ge p-채널 변조 도핑 장치 구조를 설명하기 위하여 도 2에 나타나는 상기 제조된 견본 구조의 상부 영역에 대한 상세 단면 TEM.
도 5는 홀(Hall) 측정 및 관련된 층 밀도(sheet density)로 부터 측정된 홀 이동도 대 온도(켈빈,K)의 그래프.
도 6은 본 발명의 제2 실시예를 설명하기 위한 층 구조의 단면도.
도 7은 본 발명의 제3 실시예를 설명하기 위한 층 구조의 단면도.
도 8은 본 발명의 제4 실시예를 설명하기 위한 층 구조의 단면도.
도 9는 본 발명의 제5 실시예를 설명하기 위한 층 구조의 단면도.
도 10은 도 1의 상기 층 구조를 포함하는 높은 이동도 p-MODFET의 단면도.
도 11은 도 1의 상기 층 구조를 포함하는 Ge 채널 p-MOSFET의 단면도.
도 12는 도1 의 상기 층 구조를 포함하는 Ge CMOS MODFET 장치의 단면도.
도 13은 본 발명의 제6 실시예를 설명하기 위한 층 구조의 단면도.
도 13A는 본 발명의 제7 실시예를 설명하기 위한 층 구조의 단면도.
도 14는 도 13의 상기 층 구조를 포함하는 증가형에서 작동하기 위한 Ge 채널 CMOS 장치 구조의 단면도.
도 15는 쇼트키 장벽(Schotty barrier) 금속 게이트를 가지는 Ge 채널 CMOS 장치 구조의 단면도.
본 발명에 있어서, p-채널 영역에서 Ge 단일 층을 이용하는 p-형 전계 효과 트랜지스터에 있어서 실리콘 및 실리콘 게르마늄을 기본으로 하는 에피택시형 구조는 반도체 기판, 상기 기판 위에서 에피택셜하게 형성되고 Ge의 비율 x는 0.5 내지 0.8범위 내에 있는 완화된 Si1-xGex의 제1 층, 상기 제1 층 위에서 에피택셜하게 형성된 p-도핑 Si1-xGex의 제2 층, 상기 제2 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층, 상기 제3 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층, 상기 제4 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층, 점차로 낮아지는 x값 및 보다 p 불순물의 잔여 배경 농도(background concentration)의 보다 낮은 값을 가지는 제5 층을 통한 상기 제3 층, Ge 층이 압축 변형하에 있고 상기 제1 완화된 Si1-xGex층에 대하여 균형있게 유지되는 상기 제5 층 위에서 에피택셜하게 형성된 도핑되지 않은 Ge의 제6 층 및 상기 제6 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제7 층으로 이루어진 p-채널 장치를 형성하기 위하여 된다. 상기 층 구조에 있는 게이트의 어느 한쪽 면에서 p 영역을 형성함으로써 드레인 및 소스 영역이 형성될 수 있는 동안에, 금속 층은 상기 p-채널 전계 효과 트랜지스터의 게이트를 형성하기 위하여 상기 제7 층 위에서 형성되고 패턴이 그려질 수 있다. 상기 층 구조 설계는 변조 도핑 이종구조를 형성하는데 그로 인하여 상기 공급층 또는 제2 p-도핑 Si1-xGex층은 상기 활성 Ge 채널인 제7 층 아래에 위치한다. 게다가, 상기 층(layered) 장치 구조에 있어서, 상기 활성 채널을 상기 공급 채널로부터 분리시키는 스페이서(spacer) 층은 도핑되지 않은 Si1-xGex의 상기 제3 층, 도핑되지 않은 Si1-xGex의 상기 제4 층 및 점차로 낮아지는 x값과 p-형 불순물의 보다 낮은 잔여 배경 농도 값을 가지는 도핑되지 않은 Si1-xGex의 제5 층으로 이루어지는 3중층 설계를 이용한다. 상기 점차로 낮아지는 배경 불순물은 점차로 보다 낮아진 온도에서 도핑되지 않은 Si1-xGex을 형성함으로써 얻어질 수 있다.
본 발명은 그 이외에 반도체 기판, 상기 기판 위에서 에피택셜하게 형성되고 x는 0.5 내지 0.8범위 내에 있는 완화된 Si1-xGex의 제1 층, 상기 제1 층 위에서 에피택셜하게 형성된 p-도핑 Si1-xGex의 제2 층, 상기 제2 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층, 상기 제3 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층, 점차로 낮아지는 x 값 및 보다 낮은 p 불순물의 잔여 배경 농도(background concentration)를 가지는 상기 제3 및 제4 층, 상기 제4 층 위에서 에피택셜하게 형성되고 Ge 층은 제1 완화된 Si1-xGex층에 관하여 균형을 이루는 도핑되지 않은 Ge의 제5 층 및 상기 제5 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제6 층으로 이루어진 채널에서 매우 높은 홀 이동도를 가지는 방법 및 p-채널 전계 효과 트랜지스터를 제공한다. 상기 층 구조 설계는 상기 공급층 또는 층 2의 상기 p-도핑 Si1-xGex층은 상기 제3 및 제4 Si1-xGex층의 이중 층 스페이서 설계에 의하여 상기 제5 층의 활성 p-채널로 부터 분리되는 변조 도핑 이종구조를 설명한다.
본 발명은 그 이외에 반도체 기판, 상기 기판 위에서 에피택셜하게 형성되고 x는 0.5 내지 0.8범위 내에 있는 완화된 Si1-xGex의 제1 층, 상기 제1 층 위에서 에피택셜하게 형성되고 Ge 층은 제1 완화된 Si1-xGex층과 균형을 이루는 도핑되지 않은 Ge의 제2 층, 상기 제2 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층, 상기 제3 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층, 상기 제4 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층 및 상기 제5 층 위에서 에피택셜하게 형성된 p-도핑 Si1-xGex의 제6 층으로 이루어진 채널에서 매우 높은 홀 이동도를 가지는 방법 및 p-채널 전계 효과 트랜지스터를 제공한다. 상기 층 구조 설계는 상기 공급층 또는 p-도핑 Si1-xGex층의 상기 제6 층이 층 2의 상기 활성 Ge 채널 위에 위치하는 변조 도핑 이종구조를 설명한다. 마찬가지로, 상기 공급층 또는 층 6의 p-도핑 Si1-xGex층은 상기 제5 층 및 제6 층 사이 또는 상기 제4 층 및 제5 층 사이에 변형된 Si 스페이서층을 추가함으로써 상기 제2 층의 활성 Ge 채널위로 더욱 분리될 수 있다.
본 발명은 그 이외에 반도체 기판, 상기 기판 위에서 에피택셜하게 형성되고 x는 0.5 내지 0.8범위 내에 있는 완화된 Si1-xGex의 상부 표면을 가지는 제1 층, 상기 제1 층 위에서 에피택셜하게 형성된 p-도핑 Si1-xGex의 제2 층, 상기 제2 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층, 상기 제3 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층, 상기 제4 층 위에서 에피택셜하게 형성되고 Ge 층은 상기 제1 완호된 Si1-xGex층의 상기 상부 표면과 균형을 이루는 도핑되지 않은 Ge의 제5 층, 상기 제5 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제6 층, 상기 제6 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제7 층 및 상기 제7 층 위에서 에피택셜하게 형성된 p-도핑 Si1-xGex의 제8 층으로 이루어진 채널에서 매우 높은 홀 이동도를 가지는 방법 및 p-채널 전계 효과 트랜지스터를 제공한다. 상기 층 구조 설계는 상기 활성 채널이 상기 제5 채널층위,아래에 위치한 상기 제2 및 제8 층의 두 공급층에 의하여 대칭으로 도핑되고, 상기 채널 위에 있는 제6 및 제7 층과 상기 채널 아래에 있는 제3 및 제4 층 각각의 이중 층 스페이서 설계에 의하여 동등하게 분리되는 변조 도핑 이종구조에 대해 설명한다.
본 발명은 그 이외에 반도체 기판, 상기 기판 위에서 에피택셜하게 형성되고 x는 0.5 내지 0.8범위 내에 있는 완화된 Si1-xGex의 상부 표면을 가지는 제1 층, 상기 제1 층 위에서 에피택셜하게 형성된 p-도핑 Si1-xGex의 제2 층, 상기 제2 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층, 상기 제3 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층, 상기 제4 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층, 상기 제5 층 위에서 에피택셜하게 형성되고 Ge 층은 상기 제1 완화된 Si1-xGex층의 상기 상부 표면과 균형을 이루는 도핑되지 않은 Ge의 제6 층, 상기 제6 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제7 층, 상기 제7 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제8 층 및 상기 제8 층 위에서 에피택셜하게 형성된 p-도핑 Si1-xGex의 제9 층으로 이루어진 채널에서 매우 높은 홀 이동도를 가지는 방법 및 p-채널 전계 효과 트랜지스터를 제공한다. 상기 층 구조 설계는 상기 활성 채널이 상기 채널층 5의 위,아래에 위치한 두 공급층 2 및 9에 의하여 비대칭으로 도핑되고 상기 채널 위에 있는 제7 및 제8 층의 이중 층 스페이서 설계 및 상기 채널 아래에 있는 제5, 제4 및제3 층의 삼중 층 스페이서 각각에 의하여 동등하지 않게 분리되는 변조 도핑 이종구조를 설명한다.
본 발명은 그 이외에 반도체 기판, 상기 기판 위에서 에피택셜하게 형성되고 x는 0.5 내지 0.8범위 내에 있는 완화된 Si1-xGex의 상부 표면을 가지는 제1 층, 상기 제1 층 위에서 에피택셜하게 형성되고 Ge 층은 상기 제1 완화된 Si1-xGex층의 상기 상부 표면과 균형을 이루는 도핑되지 않은 Ge의 제2 층, 상기 제2 층 위에서 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층 및 상기 제3 층 위에 형성된 게이트 유전체의 제4 층으로 이루어진 채널에서 매우 높은 홀 이동도를 가지는 방법 및 p-채널 전계 효과 트랜지스터를 제공한다. 소스 및 드레인 영역은 자체 정렬된 p-형 또는 n-형 영역을 층 구조상 상기 게이트 전극의 한쪽면에 삽입함으로써 형성될 수 있는 반면에 도핑된 폴리실리콘 층은 상기 전계 효과 트랜지스터의 게이트 전극을 형성하기 위하여 상기 제4 층 위로 형성되고 패턴이 그려질 수 있다. 상기 층 구조 설계는 증가형(enhancement mode)에서의 작동을 위한 상보형(CMOS) 전계 효과 트랜지스터에 적합한 높은 이동도를 가지는 근접(near) 표면 Ge 채널의 형성을 설명한다.
본 발명은 그 이외에 반도체 기판, 계단식으로(또는 선형적으로) 등급을 나눔으로써 에피택셜하게 형성되고 Ge 함유량은 상기 기판 상에서 계단형으로 증가되며 x는 0.1 내지 0.9 범위내에 있는 부분적으로 완화된(<50%) Si1-xGex의 제1 층, 상기 제1 층 위에서 에피택셜하게 형성되고 y=x+z 이며 z는 "과도 완화(overrelax)"층에 도움이 되는 x보다 큰 0.01 내지 0.1 범위내에 있는 Si1-yGey의 제2 층, 상기 제2 층 위에서 에피택셜하게 형성되고 Si1-xGex층은 현재 본래의 부분적으로 완화된 Si1-xGex층과 비교될 때 보다 완호되는 Si1-xGex의 제3 층으로 이루어진 완화된 Si1-xGex버퍼에 대한 방법 및 구조를 제공한다. Si1-yGey의 상기 "오버 슈트(over shoot)"층에 주어져야할 추가적인 완화의 양은 그 다음 초기에 부분적으로 완화된 Si1-xGex층 상의 임계 두께에 의하여 제한되는 상기 층의 두께에 의존한다. x가 0.5 보다 큰 경우에는 제1 "오버 슈트"는 m = 0.5x 가 되는 Si1-mGem층이 되고, 제2 "오버 슈트는 n = x + z, z는 0.01 내지 0.1 범위내에 있는 Si1-nGen층이되는 이중 "오버 슈트" 형태가 바람직하다.
본 발명의 목적은 매우 높은 홀 이동도의 채널을 가지도록 형성된 p-채널 전계 효과 트랜지스터를 고려한 층 구조를 제공하는 것이다.
본 발명의 다른 목적은 상기 활성 채널이 변형된 Ge층인 것인 p-채널 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 채널 구조가 단일 SiGe층을 이용하는 대체 채널과 비교될 때 홀 캐리어에 대한 더 높은 장벽(barrier) 또는 더 깊은 속박 채널(confining channel)의 도움으로 보다 높은 압축 변형을 이용하는 p-채널 장치를 제공하는 것이다.
본 발명의 다른 목적은 p-채널 장치용 압축 변형하에서 Ge층의 내장된 채널을 제공하는 것이다.
본 발명의 다른 목적은 상기 SiGe 재료 시스템에서 가장 높은 홀 이동도를 생산하는 100-200Ao두께의 변형된 Ge층으로 이루어진 최적의 p-채널 구조에서 1,000㎠/Vs 보다 큰 홀 이동도를 제공하는 것이다.
본 발명의 다른 목적은 상기 스페이서층은 세 개 또는 두 개의 SiGe층 각각으로 이루어진 삼중 또는 이중 층 설계가 되는 것인 p-채널 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 활성 채널은 대칭의 이중 스페이서층 설계를 가지는 상기 채널의 위 또는 아래에 위치한 두 개의 공급층에 의하여 대칭으로 도핑되는 것인 p-채널 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 활성 채널은 비대칭의 스페이서층 설계를 가지는 상기 채널의 위에 또는 아래에 위치한 두개의 공급층에 의하여 비대칭으로 도핑되는 것인 p-채널 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 활성 Ge 채널은 높은 전자 및 홀 이동도를 가지고 상기 증가형(enhancement mode)에서 작동될 수 있는 것인 근접(near) 표면 채널 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 활성 Ge채널은 높은 이동도를 가지는 상보형 MOSFET 장치를 만드는 데 적합한 것인 근접 표면 채널 장치를 제공하는 것이다.
본 발명의 다른 목적은 바람직한 완화 Si1-xGex층은 상기 SiGe 버퍼 구조의높은 등급 합성체에서 단일 오버 슈트 층(x≤0.5) 또는 이중 오버 슈트(x＞0.5)를 추가함으로써 보다 잘 얻어질 수 있는 것인 층 구조 및 구성을 제공하는 것이다.
상기 도면 특히 도1 에 관하여, Ge p-채널 변조 도핑 SiGe 이종구조에 대한 층 구조(10)의 단면도는 본 발명의 상기 실시예를 설명하기 위하여 제시된다. 층(12-18)은 초고속 진공 화학 증기 증착(ultra high vacuum chemical vapor deposition, UHV-CVD), 분자 빔 에피택시(molecular beam epitaxy, MBE) 또는 고속 열 화학 증기 증착(rapid thermal chemical vapor deposition, RTCVD)과 같은 에피택시 성장 기술을 이용함으로써 단일 결정 반도체 기판(11)위에 에피택셜하게 성장되는데, 상기 반도체 기판은 Si, SiGe, Ge, SiC, GaAs, 실리콘 온 사파이어(silicon-on-sapphire,SOS), 실리콘 온 인슐래이터(silicon-on-insulator, SOI), 본 엔드 에치 백 실리콘 온 인슐래이터(Bond and Etch back Silicon OnInsulator,BESOI)등이 될 수 있다. 실리콘 기판 상에서 에피택시형 Si 및 Si1-xGex박막을 성장시키기 위한 UHV-CVD 방법을 설명하기 위하여, 미국 특허 제5,298,452호〔"Method and Apparatus for Low Temperature, Low Pressure Chemical Vapor Deposition of Epitaxial Silicon Layers"(1994.3.29), B.S.Meyerson 〕가 본 출원에서 인용문으로 포함되었다.
층(12C',12B',12A')의 층 구조(10)의 하부에 대한 바람직한 층 구조(12')의 실례는 도2 에서 제시된다. 도2 는 이차 이온 질량 분광기(secondary ion mass spectroscopy, SIMS)로 측정된 도1 의 층(12C,12B,12A)으로 이루어진 상기 SiGe 층 구조의 대응하는 Ge합성체의 도표를 나타낸다. 도2 에서, 세로축은 원자 퍼센트로써 Ge밀도를 나타내고 가로축은 마이크론 단위로써 근사 깊이를 나타낸다. 도2 에서 곡선 부분(21'-31',12B',12C')을 포함한 곡선 부분(12A')은 도1 에 나타난 층(12A,12B,12C)에서 Ge 밀도에 대응한다.
도2A 는 단지 상기 장치 영역을 나타내는 도 2의 상부를 확대한 그림이다. 도2A 에서, 좌측면의 세로축은 원자 퍼센트로써 Ge 밀도를 나타내고 가로축은 옹스트롬(angstrom) 단위로써 근사 깊이를 나타낸다. 곡선(32)은 상기 Ge 밀도를 근사 깊이의 함수로써 나타낸다. 도2A 에서 우측면의 세로축은 원자/cc 단위로써 보론(boron) 밀도를 나타내고 곡선(33)은 상기 보론 밀도를 근사 깊의 함수로써 나타낸다.
기판(11)의 상부 표면 상에 형성된 완화 Si1-xGex합금의 상기 제1 에피택시층, 도1 및 2에서 층(12A)로서 설명된, 은 층(21-31)으로 이루어진 계단형으로 구분된 Ge합성층을 포함한다. 층(21-31)은 도2 에서 나타난 바람직한 도표를 가지는데 여기에서 변형은 버퍼층(21-31)에서 또는 기판(11) 아래에서 새로운 전위(dislocation) 발생하기 위한 메카니즘으로서 변형된 프랭크 리드 소스(Frank Read source)에 의하여 경감되었다. 변형된 프랭크 리드 소스에 의하여 완화(relaxation)을 얻기 위한 상기 Ge 합금 도핑 도표는 본 출원에서 인용문으로 포함된 미국 특허 제5,659,187호〔1997.8.19, F.K.Legoues 및 B.S.Meyerson〕에서 설명된다.
버퍼층(12)은 층(12A,12B,12C)으로 이루어지고 초기에는 도핑되지 않거나 완화될 수 있으며 층(12) 및 층(13) 사이의 경계면에서 50% 내지 80% 범위, 바람직하게는 약 65% 값의 Ge 합성체를 가질 수 있다.
층(12)의 설계는 실제로 Si 기판(11) 상에 형성된 등급으로 구분되어진 Ge 합성체의 Si1-xGex층(12A)으로 시작하고, 층(12A) 위에 y = x + z 이고 z는 0.01 내지 0.1 범위, 바람직하게는 0.05의 값을 가지는 Si1-yGex층(12B)의 오버슈트 층이 따라오며, 끝으로 층(12B) 위에 형성된 보다 완화된 Si1-xGex층(12C)이 부가됨으로써 만들어진다. 오버슈트 층(12B)은 격자 간격 배치의 완화를 유도하는 추가적인 압력을 상기 층에 제공하기 위하여 Ge 밀도의 오버슈트를 가진다. 기본적으로, 상기 오버슈트 층(12B)은 높은 정도의 완화, 즉 경계면(19)에서 상단 Si1-xGex표면층(12C)에 대해 >90%를 보장하기 위한 작용을 한다. 완전히 완화된 Si1-xGex층(12C)을 얻는 바람직한 실시예에 있어서, 곡선 부분(21'-31')에 관련된 곡선 부분(12B')에 의하여 도2 에서 나타난 것처럼 Si0.30Ge0.70의 오버슈트 층(12B)을 이용하는 것이 바람직하다. 완화된 Si1-xGex층(12C)에서, 상기 평면 내의 격자 변수, aSiGe(x), 는 방정식(1)에 의하여 주어진다.
aSiGe(x) = aSi+ (aGe- aSi)x (1)
여기서 x 는 Ge 함유량이고 1-x 는 Si 함유량이며 aSi및 aGe는 Si 및 Ge의 격자 상수에 각각 대응하는 것이고, 결과적으로 상부 Si0.35Ge0.65표면 층이 >90% 완화된 바람직한 실시예에서, 층(12C)은 5.02Å 보다 큰 격자 상수를 가지게 된다.
Si1-xGex층(12C)은 0.50 보다 큰 Ge 합성체 값 x를 가지는 경우에 있어서,제1 "오버슈트"는 m = 0.5x인 Si1-mGem층, 제2 "오버슈트"는 n = x + z이고 z는 0.01 내지 0.1 범위내에 있는 Si1-nGen층으로 된 이중 "오버슈트"층 구조가 바람직하다. 그 이후에, 층(12C)에 대하여 상기 언급된 바와 같이 완전히 완화된 Si0.35Ge0.65를 얻는 바람직한 실시예에 있어서, 곡선 부분(21'-31')에 관련하여 도2 의 곡선 부분(28')에 의하여 나타난 Si0.65Ge0.35의 제1 오버슈트 Si1-mGem층 및 곡선 부분(21'-31')에 관련하여 도 2의 곡선 부분(12B')에 의하여 나타난 Si0.30Ge0.70의 제2 오버슈트 Si1-nGen층을 이용하는 것이 바람직하다.
구조적으로, 층(12)은 상기 상부 표면 또는 완화된 층(12C)의 경계면(19)및 상기 하부 Si 기판(11,31)사이의 격자 불일치에 의해 야기된 변형을 완화하는 데 일조하는데, 상기 하부 Si 기판에서 Ge는 단일 격자 Si 보다 1.04 배 큰 격자 공간 배치를 가지고 있기 때문에 4.2%의 격자 불일치가 존재한다. 층(12)의 상기 버퍼 두께는 두 개의 오버슈트 층(28',12B')을 가지는 층(21'-31')에 의해 도2 에 나타난 것과 같이 증가하는 층당 0.05 Ge 계단형 증가를 이용함으로써 2.5 내지 6㎛의 범위를 가질 수 있으나 바람직한 계단형(연속적이고 선형적으로 등급이 나눠진 형태와 비교된 경우)에서 x = 0 에서 x = 0.10 내지 1.0 범위의 값, 바람직하게는 x = 0.65 값으로 증가하는 Ge 합성체 외형을 가지는 상태에서 바람직한 두께는 약 4.5㎛이다.
실리콘 및 박막을 포함하는 실리콘, 즉 Si:B, Si:P, SiGe, SiGe:B, SiGe:P, SiGeC, SiGeC:B, SiGeC:P,을 성장시키는 바람직한 방법은 UHV-CVD 공정이며 이것은 미국 특허 제5,298,452호〔1994.3.29, B.S.Meyerson〕에 설명되어 있다.
전술한 실리콘 및 박막을 포함하는 실리콘을 성장시키는데 적합한 UHV-CVD 리액터(reactor)는 Balzers 및 Leybold Holding AG (스위스), Epigress(스웨덴), 및 CVD Equipment Corp(미국 뉴욕 론콘코마 소재)로 부터 이용 가능하다. 추가적인 UHV-CVD 및 액피택시 Si, Si1-xGex및 개선된 경계면을 가지는 유전체, 합금 및 불순물 프로파일(profile)을 가지는 유전체를 성장시키기 위한 저압력 (LP)-CVD 방법의설명에 대하여, 본 출원에서 미국 특허 제 6,03,134 호〔"Advanced Integrated Chemical Vacuum Deposition(AICVD) For semiconductor"(2000.1.11), 특허권자는 J.O.Chu 등이고 양수인에 양도됨〕가 인용된다.
Ge p-채널 변조 도핑 SiGe 이종구조에 대한 층 구조(10)에 있어서, 도1 에 나타난 것처럼 p-도핑된 또는 완화된 SiGe층(13)은 먼저 활성 채널 아래에서 도너(donor) 또는 공급층으로 작용하기 위하여 층(12C) 상에 형성된다. 층(13)은 1 내지 20nm 범위의 두께를 가질 수 있고 1 내지 5x1012cm-2범위의 전기적 활성 도너량을 가져야만 한다. 상기 p-도핑층(13)은 20% 내지 70% 범위, 바람직하게는 30% 내지 40% 범위의 Ge 합성체와 2 내지 4nm 범위의 바람직한 두께를 가지면서 변형되거나 완화될 수 있다. 층(13)의 상기 p-형 불순물은 층(13)이 에피택시 성장을 하는 동안 B2H6의 다른 유입량으로 도핑함으로써 SiGe 층(13)에 포함될 수 있다. SiGe 층(13)에 대한 바람직한 보론 불순물 프로파일의 한 실시예는 약 2.0x1012보론/㎠ 의 집적된 양을 가지는 곡선 부분(33)에 의하여 도2A 에 나타난다. 인접층에 관련하여 층13 과 같은 급(abrupt) 도핑 층을 만드는 것에 대하여, 본 출원에서 미국 출원 번호 제08/885,611호〔"Abrupt 'Delta-Like' Doping In Si and SiGe Films by UHV-CVD"(1997.6.30), F.Cardone 등〕가 인용된다. 변형되고 완화될 수 있는 도핑되지 않은 SiGe 층(14)〔CVD 또는 기타의 성장 시스템으로부터 원하지 않은 배경 도핑은 제외〕은 스페이서층으로서 p-도핑 층(13) 위에 에피택셜하게 형성된다. 층(14)는 층(13)의 상기 불순물을 상기 형성된 활성 층(17)로 부터 분리시키는 작용을 한다. 층(14)의 두께는 완화된 층(12)의 경계면(19)에서 격자 공간배치에 대하여 SiGe 층의 임계 두께 이하로 유지된다. 층(14)의 바람직한 두께는 경계면(19)의 층(12)이 완화된 Si0.35Ge0.65층인 경우에 25% 내지 30% 범위의 Ge 합성체를 가지면서 2 내지 4nm의 범위내에 있는 것이다. 제2 도핑되지 않은 SiGe 층(15)〔CVD 시스템으로부터 원하지 않는 배경 도핑은 제외〕은 층(14) 위에 에피택셜하게 형성되고 층(13)과 유사하게 층(13)의 불순물을 Ge 채널층(17)위로 보다 멀리 분리시키는 스페이서층의 역할을 한다. 마찬가지로, 층(15)의 두께는 완화된 층(12)의 경계면(19)에서 격자 공간 배치에 대하여 SiGe층의 임계 두께 이하로 유지되고, 바람직한 두께는 층(12)이 완화된 Si0.35Ge0.65층인 경우에 20% 내지 25% 범위의 바람직한 Ge 합성체를 가지면서 1 내지 3nm의 범위내에 있는 것이다.
그 다음에, 제3 도핑되지 않은 SiGe 층(16)〔CVD 시스템으로부터 원하지 않는 배경 도핑은 제외〕은 층(15) 위에 에피택셜하게 형성되고 층(14-15)과 유사하게 층(17)에서 높은 홀 이동도를 유지하기 위하여 층(13)의 불순물을 Ge 채널층(17)위로 보다 멀리 분리시키는 스페이서층의 역할을 한다. 층(14-15)와 또한 유사하게, 층(16)의 두께는 완화된 층(12)의 경계면(19)에서 격자 공간 배치에 대하여 SiGe 층의 임계 두께 이하로 유지된다. 층(16)의 바람직한 두께는 층(12)이 완화된 Si0.35Ge0.65층인 경우에 40% 내지 50% 범위의 바람직한 Ge 합성체를 가지면서 1 내지 4nm의 범위내에 있는 것이다. 실온에서 높은 트랜스컨덕턴스를 가지는 장치 성능을 얻기 위하여, 스페이서층(14-16)의 층 두께를 최소화하는 것이 바람직하다.
압축 변형된 Ge 층(17)은 p-채널 전계 효과 트랜지스터에 대하여 높은 활성 이동도 p-채널(33)로 작용하는 층(16) 위에 에피택셜하게 성장된다. 실리콘 기판 상에 액피택시 Ge 박막을 성장시키기 위한 UHV-CVD 방법의 상세한 설명을 위하여, 본 출원에서 미국 특허 제5,259,918호〔"Heteroepitaxial Growth of Germanium on Silicon by UHV/CVD"(1993.11.9), S.Akbar, J.O.Chu 및 B.Cunningham〕가 인용된다. 층(17)이 효과적인 높은 이동도 p-채널(39)이 되기 위하여, 에피택시형 Ge는 예컨대, 스택킹(stacking) 결함과 층(16) 및 층(17) 사이에 어떤 경계면 거칠음과 같은 구조상 결함이 없어야 한다. 예컨대, 경계면(19)에서 층(12C)이 완화된 Si0.65Ge0.35층인 바람직한 실시예에 있어서, Ge 층(17)의 두께는 2 내지 250Å 범위 바람직하게는 도4 에 나타난 것 처럼 140 내지 150Å의 범위내이다.
층(12C)가 완화된 Si0.35Ge0.65층인 경우에 상기 Ge 채널 두께에 대한 상기 바람직한 실시예는 데이타가 도3 에서 다시 그려진 공개된 결과와 일치한다는 점에 주목해야 한다. 상기 공개된 데이타는 본 출원에서 인용문으로 포함된 간행물 〔Appl.Phys.lett 63(16) 2263-2264 쪽 "Very high mobility two-dimensional hole gas in Si/GexSi1-x/Ge structure grown by molecular beam epitaxy"(1993.10.18)〕에서 비롯되었다. 도3 에서, 상기 세로축은 ㎠/Vs 단위로써 홀 이동도 (uh)를 나타내고 상기 가로축은 Å단위로써 Ge 채널 폭 또는 두께를 나타낸다. 4.2K에서 2차원 홀 가스(2DHG)의 상기 측정된 이동도 및 변조 도핑 이종구조(MBE에 의해 성장됨)에 있어서 상기 Ge 채널 두께 사이의 관계는 도3 에 나타나는데, 여기서 곡선부분(34)은 완전히 완화된 Si0.40Ge0.60버퍼 위에 제조되는 Ge 채널층을 나타내는 반면, 곡선 부분(35)는 Si 기판 위에서 성장된 완화 Si0.30Ge0.70버퍼층 상에서 제조되는 Ge 채널층에 대응한다. Si0.40Ge0.60버퍼 위에 제조되는 Ge 채널에 대한 가장 높은 이동도를 나타내는 도3 에서 곡선의 극점은 전술된 바람직한 실시예와 잘 일치하는 140 내지 150Å 범위의 최적 Ge 채널 폭에 해당한다. 곡선(34)의 상기 Si0.40Ge0.60층과 반대로 상기 바람직한 버퍼층(12)은 완화된 Si0.65Ge0.35층이기 때문에, 실제의 최적 Ge 채널 폭 또는 두께는 150Å 보다 크고 150 내지 200Å 범위내에 있을 것이다. 도4 는 통상적으로 104결함/㎠ 보다 적고 103내지 106결함/㎠인 스택킹 결함을 가지는 전술한 바람직한 실시예에서 높은 이동도 Ge 채널층을 나타낸다. 12:15PMIn 도4 에서, 경계면(36)에서 층(17)의 상부 표면의 부드러움이 나타난다. 스택킹 결함은 경계면(19)에서 층(12)의 90% 완화에 의하여 106결함/㎠ 아래로 줄어든다. 스택킹 결함은 원자의 여분층의 삽입 또는 부분적인 원자층의 제거 때문에 결정 격자에서 원자 평면의 정상적인 스택킹 순서의 혼란으로부터 발생하는 결정 격자상의 평면 결함(planar defect)이다. 층의 완화 퍼센트는 X-레이 회절(XRD) 기술과 같은 격자 상수 측정법에 의하여 측정될 수 있다.
층(17) 위에, SiGe 최상 층(18)은 20 내지 50% 범위내에서 상기 바람직한 Ge 합성체를 가지면서 성장되고, p-채널(39)을 상기 표면으로 부터 분리시키고 층(17)의 홀 캐리어를 속박하는 역할을 한다. 층(17)의 두께는 2 내지 25 nm 범위내이고, 바람직하게는 10 내지 15 nm 범위내이다. 층(13,14,15,16,18)은 경계면(19)의 층(12C)이 완화된 Si0.35Ge0.65버퍼층과 동등한 격자 공간 배치를 가지는 경우에, Ge 함유량이 20 내지 70% 바람직하게는 20 내지 50% 범위내에 있는 동일한 격자 공간 배치를 제공하기 위하여 실리콘 및 게르마늄의 같은 합성체를 가질 수 있다.
홀 및 상기 증가된 전송 이동도의 채널 속박은 Si에 비하여 순수한 Ge 에 대한 4.2% 보다 큰 격자 상수로부터 기인하는 경계면(19)에서 층(12)의 완화된 버퍼층에 관련하여 높은 Ge 함유층을 가지는 합성체 채널 구조에서 보다 높은 압축 변형의 결과이다. 층(12)의 상기 완화된 SiGe 버퍼 상에 형성된 상기 Ge 채널층에 상기 압축 변형을 생성하고 증가시키는 구조적 능력은 p-채널층(17)의 전도대(conduction band) 및 가전자대(valence band)를 상당히 변화시킬 수 있다. 더우기, p-채널 변조 도핑 이종구조의 설계에 대한 중요한 변수는 층(12)의 완화된 Si1-xGex에필레이어(epilayer)에 비하여 압축 변형된 Ge 채널층의 가전자대 오프셋(valence-band offset, △Ev)이 되고 그 표현은 다음과 같다.
△Ev = (0.74 - 0.53 x')x (eV)
여기에서 x'는 층(12)의 상기 완화된 SiGe 에필레이어의 Ge 함유량이고 x는 상기 홀 채널에서 Ge 함유량이다. 상기 공식은 본 출원에서 인용된 간행물 Appl.Phys.lett 48(8)〔538-540쪽 "Band alignments of coherently strained GexSi1-x/Si heterostructures on <001> GeySi1-ysubstrates"(1986.2.24)〕에서 발표되었다. 보다 특별히, 층(12)의 완화된 Si0.35Ge0.65위에 형성된 순수 Ge 채널의 층(17)에 대한 상기 가전자대 불연속(△Ev)은 유효 양자 우물(effective quantum well) 또는 홀 속박을 위한 전위 장벽인 396meV가 될 것이다. 중요하게는, SiGe 또는 Ge 층에서 상기 압축 변형은 또한 상기 가전자대를 무거운 홀 및 가벼운 홀 밴드로 분열시키는데, 이로써 상기 변형된 채널을 따라 캐리어 운송에 대한 보다 가벼운 홀 질량을 가지는 상부 가전자대에서의 홀 운송은 증가된 홀 이동도를 가져온다. 상기 증가된 홀 이동도는 이하 서술되는 간행물 IEDM 98-623 〔"A 1.2V, 0.1㎛ Gate Length CMOS Technology:Design and Process Issues", M.Rodder 등〕에서 보고된 바와 같이 통상적으로 약 75㎠/Vs의 이동도를 가지는 Si p-채널 전계 효과 트랜지스터에 발견되는 것보다 상당히 클 것이다. 결과적으로, 층(17)이 10 내지 15 nm 범위의 두께를 가지는 Ge 채널인 경우에, 도1 에 나타난 높은 이동도 Ge 채널(39) 구조에 대한 상기 점유된 홀 밴드에서의 상기 측정된 홀 이동도는 300K에서 1,500 내지 2,000 ㎠/Vs 범위와 20K에서 30,000 내지 50,000 ㎠/Vs의 범위내에 있다.
더우기 도5 에서, 곡선(37)은 Ge p-채널(39)이 완화된 Si0.35Ge0.65버퍼층(12) 상에서 적당히 성장될때 상기 측정된 이차원 홀 가스(2DHG) 홀 이동도 반응을 도4 에 나타난 138Å의 두께를 가지는 Ge p-채널(39)에 대한 온도의 함수로 나타낸다. 상기 Ge p-채널층은 Si0.35Ge0.65층(12)으로부터 보다 낮은 함유량의 버퍼 위에 또는 부적당한 SiGe 버퍼층 위에 성장될 때, 상기 Ge p-채널(39)의 민감도를 층(12)의 적당한 설계에 나타내는, 상기 합성체 프로파일, 완화 정도 및 잔존 스택킹 결함및 부적합 전위와 같은 낮은 질 또는 결함있는 Ge 채널 구조와 관련된 등급으로 나누어진 이동도 반응이 관찰될 것이다. 도5 에서, 좌측면의 세로축은 ㎠/Vs 단위로써 홀 이동도(uh)를 나타내고 가로축은 K 단위로써 온도를 나타낸다. Ge p-채널(39)에 대한 곡선(37)에 의하여 나타나는 상기 측정된 이동도는 Si p-채널 전계 효과 트랜지스터에서 발견되는 것 보다 9 내지 10배 높은 인자이다. Ge p-채널(33)에 관하여 곡선(37)으로 나타난 것처럼 상기 측정된 이동도는 도4 에서 나타난 것에 유사한 결함 밀도를 가지는데, 통상적으로 103내지 106결함/㎠의 범위내에 있다. 도5 에서, 우측면의 세로축은 홀/㎠ 단위의 시트(sheet) 밀도를 나타내고 곡선(38)은 곡선(37)의 상기 측정된 이동도에 대하여 대응하는 캐리어 밀도를 온도의 함수로 나타내었다. 300K에서, Ge p-채널의 상기 이동도(uh)는 1.62x1012cm-2의 시트 캐리어 밀도에서 1,750 ㎠/Vs와 같다. 20K에서, Ge p-채널(39)의 상기 이동도(uh)는 8.69x1011m-2의 시트 캐리어 밀도에서 43,954 ㎠/Vs와 같다.
도6에 나타난 다른 실시예에 있어서, 도1에 나타난 세 개의 스페이서층(14,15,16), 예컨대 SiGe 스페이서층(14) 또는 SiGe 스페이서층(15) 또는 SiGe 스페이서층(16) 중 하나는 홀 속박 및 p-채널(39)에서 캐리어의 이동도에서 어떤 큰 저하를 일으키지 않고 상기 Ge p-채널(17) 층 구조로부터 구조적으로 생략될 수 있다. 도6 에서, 유사한 참조 번호가 도1 의 조직에 대응하는 기능를 위하여 이용된다.
도1 및 도6 에 나타나는 변조 도핑 장치(10,80)의 설계에서, 스페이서층(16,15,14)의 보다 두꺼운 스페이서는 p-채널(17)의 활성 캐리어를 공급층(13)의 이온화된 홀 도너로부터 보다 멀리 분리시킴으로써 낮은 온도(즉, < 20K)에서 상기 캐리어 이동도 전송을 최적화하도록 시도하는 때에 대개 더 바람직하고 중요하다. 그럼에도 불구하고, 실온 운송의 경우에, 세 개의 스페이서층, 예컨대 SiGe 스페이서층(14) 또는 SiGe 스페이서층(15) 또는 SiGe 스페이서층(16) 중 단지 하나가 공급층(13)으로부터 변조 도핑 장치(80)의 Ge 채널(81)의 간격을 두기 위하여 제공될 때 최소한의 눈에 띄는 효과가 있다(설사 있는 경우라도). 마찬가지로, 상기 세 개의 스페이서층, 예컨대 층(14 및 15), 층(14 및 16) 또는 층(15 및 16) 중 하나의 이중 스페이서 조합 중 단지 두 개는 층(13)으로 부터 도핑 변조 장치(80)의 Ge 채널(81)의 간격을 두기 위하여 제공될 때 최소한의 눈에 띄는 효과가 있다.(설사 있는 경우라도)
도7 에 나타난 다른 실시예에 있어서, 층 구조(90)는 버퍼층(12) 위에 형성된 Ge층(17)을 포함하는 채널(40)을 가진다. SiGe 층(16)은 채널(40) 위에 형성되고, SiGe 층(15)은 층(16) 위에 형성되며, SiGe 층(14)은 층(15) 위에 형성되고 상기 공급층인 p-도핑 SiGe 층(13)은 SiGe 층(14) 위에 형성된다. 유전층(41), 예컨대 실리콘 이산화물, 실리콘 옥시나이트라이드(silicon oxynitride) 또는 알루미늄 산화물은 SiGe 층(13) 위에 형성된다. 도7 에서, 유사한 참조 번호가 도1 의 조직에 대응하는 기능를 위하여 이용된다.
변조 도핑 장치에 적합한 층 구조(90)에서, 공급층(13)은 도7 에서 보여지는 것과 같이 활성 채널(40) 위에 위치되고, 상기 활성 p-채널(40)은 경계면(91)에서 격자 공간 배치에 관하여 임계 두께 보다 작은 변형된 Ge 층(17)로 이루어진다. Ge 층은 먼저 층(91)을 형성하기 위하여 층(12) 위에 형성된다. 층(17)은 전계 효과 트랜지스터의 상기 채널 영역(40)으로서 기능을 한다. 그 다음에, SiGe 스페이서층(14), SiGe 스페이서층(15), SiGe 스페이서층(16)으로 이루어진 스페이서층들은 공급층(13) 위에서 불순물을 상기 하부 활성 채널층(17,40)로 부터 분리시키는 기능을 하는 채널층(17) 위에서 성장된다. 스페이서층(14) 위에서, 활성 채널층(17,40) 위의 도너 층 또는 공급층으로 작용하는 p-도핑 SiGe 공급층(13)이 형성된다. 층(17,16,15,14 및 13)에 대한 게르마늄 합성체 및 두께는 Ge 채널층(10)을 채널(17,18) 아래의 상기 SiGe 층(13)으로 나타내는 도1 의 유사한 참조 번호의 수와 같거나 동등할 것이다. 상기 층 구조 설계에 있어서, 상기 공급층 또는 층(13)의 상기 p-도핑 SiGe 층은 층(16) 및 층(15), 층(15) 및 층(14) 또는 층(14) 및 층(13) 사이에 변형된 Si 스페이서층을 추가함으로써 층(17,40)의 상기 활성 Ge 채널 위로 보다 멀리 분리될 수 있다. 상기 추가적인 변형된 Si 스페이서의 두께는 완화된 층(12)의 경계면(19)에서 격자 공간 배치에 관하여 Si 층의 임계 두께 아래로 유지되어야 하고, 층(14) 및 층(13) 사이에 추가되는 것이 바람직하다.
도8 에 나타난 다른 실시예에 있어서, 층 구조(92)는 버퍼층(12) 위에 형성된 p-도핑 SiGe 층(13)을 포함하는 공급층을 가진다. SiGe 층(14)은 공급층(13) 위에 형성되고, SiGe 층(15)은 공급층(14) 위에 형성되며, Ge 층(17)을 포함하는 채널(42)은 층(15) 위에 형성되고, SiGe 층(15')은 채널(42) 위에 형성되고, SiGe 층(14')는 층(15') 위에 형성되고 상기 공급층인 p-도핑 SiGe 층(13')은 SiGe 층(14') 위에 형성된다. 유전층(41), 예컨대 실리콘 이산화물, 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 질화물(silicon nitride), 탄타룸 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barum strontium titanate) 또는 알루미늄 산화물은 SiGe 층(13') 위에 형성된다. 도8 에서, 유사한 참조 번호가 도1 의 조직에 대응하는 기능를 위하여 이용된다.
도9 에 나타난 다른 실시예에 있어서, 층 구조(94)는 버퍼층(12) 위에 형성된 p-도핑 SiGe 층(13)을 포함하는 공급층을 가진다. SiGe 층(14)은 공급층(13) 위에 형성되고, SiGe 층(15)은 공급층(14) 위에 형성되며, SiGe 층(16)은 공급층(15) 위에 형성되며, Ge 층(17)을 포함하는 채널(43)은 층(16) 위에 형성되고, SiGe 층(15')은 채널(43) 위에 형성되고, SiGe 층(14')는 층(15') 위에 형성되고 상기 공급층인 p-도핑 SiGe 층(13')은 SiGe 층(14')위에 형성된다. 유전층(41), 예컨대 실리콘 이산화물, 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 질화물(silicon nitride), 탄타룸 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barum strontium titanate) 또는 알루미늄 산화물은 SiGe 층(13') 위에 형성된다. 도9 에서, 유사한 참조 번호가 도1 의 조직에 대응하는 기능를 위하여 이용된다.
자체 정렬된 높은 이동도 p-MODFET 장치(100)의 단면도는 도10 에서 나탄나다. 자체 정렬된 높은 이동도 p-MODFET 장치(90)은 도1 의 층 구조를 포함한다. 자체 정렬된 MODFET 공정은 쇼트키 게이트 장치 구조와 관련된 접근 저항(access resistance)을 최소화하는 데 이용되는 것이 바람직하고, 상기 공정은 대개 상기소스/드레인 옴 금속 피복 작업 이전에 게이트 금속 피복 작업의 패턴을 그리는 것과 증착을 요구한다. 통상적으로, T-형 게이트(92)는 게이트 돌출부(93)가 쇼트키 게이트(92)에 대한 소스 드레인 옴 접촉(95,96)이 부족해지는 것을 방지하는 소스 및 드레인 옴 접촉 저항 증착용 마스크로 이용된다. SiGe 층에 대한 낮은 접촉 저항을 가지는 Pt 옴 접촉 공정은 본 출원에서 인용된 간행물 IEEE Elec.Dev.Lett,17(12)〔"A 70-GHz fTLow Operating Bias Self-Aligned p-Type p-Type SiGe MODFET"(1996.12) 586-588쪽. M.Arafa, K.Ismail, J.O.Chu, M.S.Meyerson, I.Adesida〕에서 발표되었다.
p-MODFET 장치(100)에 대한 제조 구성은 메사 아이솔레이션 에칭(mesa isolation etching)를 통한 활성 영역을 정의함으로써 시작하고, 상기 활성 장치 영역 주위에 전계 영역(98)을 형성함으로써 SiOx의 증착 또는 부착이 뒤따른다. 상기 게이트 구조 및 그 패턴닝은 Ti/Mo/Pt/Au 금속화 스택(97)으로 이루어진 상기 T-형 게이트 구조를 형성하기 위하여 상기 증착 및 리프트오프(lift-off)가 뒤따르는 전자 빔 석판인쇄(lithography)를 이용함으로써 PMMA/P(MMA-MMA)/PMMA 삼층 레지스트에서 수행될 수 있다. Ti층(101)은 SiGe 층(18) 위에서 형성된다. Mo 층(102)는 상기 Ti 위에 형성된다. Pt 층(103)은 층(102) 위에서 형성되고 Au 층(104)는 층(103) 위에서 형성된다. 소스 및 드레인 옴 접촉(95,96)은 역 이미지(image-reversed) 메사 패턴닝 공정을 이용하는 리프트오프가 뒤따르는 T-형 게이트 스택(97) 위에서 Pt를 증착함으로써 형성될 수 있다. 적게는 0.1㎛의 게이트 푸트프린트(footprint)를 가지는 상기 제조 구성을 이용하는 작은 게이트 치수는 93~0.1㎛의 상기 돌출부에 의해 결정되는 것 처럼 자체 정렬된 소스/드레인 게이트 거리와 함께 정해졌다. 0.1㎛의 게이트 길이를 가지는 자체 정렬된 장치는 실온(T=77K)에서 1750 ㎠/Vs(30,900 ㎠/Vs)의 홀 이동도를 가지는 높은 이동도의 변형된 Ge 채널 구조 상에서 제조되었고 상기 장치는 최대 전압 이득 18에 대응하는 낮은 바이어스 전압 Vds= -0.6V 에서 317 mS/mm 만큼 높은 실온 피크 외인성 트랜스컨덕턴스를 나타낸다. T = 77 K에서, 훨씬 더 높은 피크 외인성 트랜스컨덕턴스 662 mS/mm는 훨씬 더 낮은 바이어스 전압 Vds= -0.2V에서 얻어졌고 지금까지 상기 77K 트랜스컨덕턴스는 p-형 전계 효과 트랜지스터에 대해 보고된 가장 높은 값이다.
도1 의 층 구조를 포함하는 Ge 채널 p-형 MOS-MODFET 장치(110)의 단면도는 도11 에 나타난다. 도1 에서, 유사한 참조 번호는 도1 및 도10 의 구조에 대응하는 기능을 위하여 이용된다. 실리콘 이산화물, 실리콘 옥시나이트라이드, 실리콘 질화물, 탄타룸 산화물, 바륨 스트론튬 티탄산염 또는 알루미늄 산화물과 같은 게이트 유전체(111)는 SiGe 층(18) 위에 형성될 수 있다. 폴리실리콘층(112)은 게이트 유전체(111) 위에 형성될 수 있고 상기 장치 구조(110)에 대한 게이트 전극(113)을 형성하기 위하여 패턴될 수 있다. 게이트 전극(113)을 이용함으로써, 소스 영역(114) 및 드레인 영역(115)는 상기 층 구조(110)에서 게이트 전극(113)의 어느 한 쪽면 상에서 이온 주입(ion implantation)에 의하여 형성될 수 있다. 소스 및 드레인 옴 접촉(나타나진 않음)은 소스 영역(114) 및 드레인 영역(115)의 상부 표면에서 표준 금속화에 의하여 형성될 수 있다. 게이트 측면 스페이서(116)은 상기 옴 접촉을 형성하기 이전에 상기 게이트 전극(113)의 어느 한 쪽면에서 형성될 수 있다.
Ge 상보형 변조 도핑 (CMOD)FET 장치(120)의 단면도는 도12 에서 나타난다. 도12 에서, 유사한 참조 번호는 도1 및 도10 의 구조에 대응하는 기능을 위하여 이용된다. 도 12는 도 10에 또한 나타난 p-MODFET 장치(100)를 제시한다. 인접한 p-MODFET 장치(100)는 n-MOS-MODFET(124)이다. 실리콘 이산화물, 실리콘 옥시나이트라이드, 실리콘 질화물, 탄타룸 산화물, 바륨 스트론튬 티탄산염 또는 알루미늄 산화물과 같은 게이트 유전체(121)는 SiGe 층(18) 위에서 형성될 수 있다. n+ 폴리실리콘 층(122)은 게이트 유전체(121) 위에 형성될 수 있고 상기 Ge n-MOS-MODFET 장치 구조(124)에 대한 게이트 전극(123)을 형성하기 위하여 패턴될 수 있다. 게이트 전극(123)을 이용함으로써, n+ 소스 영역(125) 및 n+ 드레인 영역(126)은 상기 Ge n-MOS-MODFET 장치 구조(124)를 형성하기 위하여 게이트 전극(123)의 어느 한 쪽 면 상에서 이온 주입(ion implantation)에 의하여 형성될 수 있다. 게이트 측면 스페이서(127)은 상기 Ge n-MOS-MODFET 장치 구조(124)를 완성하기 위하여 게이트 전극(123)의 어는 한 쪽면에서 형성될 수 있다. 소스 및 드레인 옴 접촉은(나타나지는 않음) 소스 영역(125) 및 드레인 영역(126)의 상부 표면에서 표준 금속화에 의하여 패턴되고 형성될 수 있다.
다른 실시예에 있어서, 근접 표면 Ge 채널층 구조(140)는 버퍼층(12) 위에 형성된 Ge 층(17), 채널(141) 위에 형성된 SiGe 층(142) 및 유전층(41), 예컨대, 근접 표면 Ge 채널층 장치 구조(140)을 만들기 위하여 SiGe 층 위에 형성된 실리콘 이산화물로 이루어진 도13 에 나타난다. 도13 에서, 유사한 참조 번호는 도1 의 조직에 대응하는 기능을 하기 위하여 이용된다. CMOS 장치에 적당한 상기 근접 표면 Ge 채널층 구조에서, 상기 활성 채널(141)은 처음에 경계면(91)을 형성하기 위하여 층(12C) 위에 형성되고, 층(17)은 경계면(91)에서 격자 공간 배치에 관하여 임계 두께보다 적다. 층(17)은 전계 효과 트랜지스터의 상기 채널 영역(141)로서 작용한다. 채널층(141)위에, 상기 장치 구조(140)에서 바람직한 게이트 유전층을 형성하기 위한 정상(cap) 층으로 이용되는 도핑되지 않은 SiGe 층(142)이 형성된다. 상기 도핑되지 않은 SiGe 층(142)이 전자 또는 홀과 같은 캐리어를 위한 기생 채널이 되는 것을 방지하기 위하여, 층(142)의 바람직한 두께는 1nm 보다 적은 경우이다. 표준 공정 기술을 이용하여 제조될 수 있는 상보형 Ge CMOS 장치 구조는 도14 에서 나타난다.
도13A 는 도13 에 나타난 실시예의 변형을 설명하기 위한 층 구조의 단면도이다. 도13A 에서, 추가적인 Si 층(142')은 SiGe 층(142) 위에 에피택셜하게 형성된다. 게이트 유전층(41)은 Si 층(142') 위에 형성된다.
Ge 상보형 금속 산화물 실리콘 (MOS)FET 장치(144)의 단면도는 증가형 작동의 경우로 도14 에 나타난다. 도14 에서, 유사한 참조 번호는 도1, 도12 및 도10 의 구조에 대응하는 기능을 위하여 이용된다. 실리콘 이산화물, 실리콘 옥시나이트라이드, 실리콘 질화물, 탄타룸 산화물, 바륨 스트론튬 티탄산염(BST) 또는 알루미늄 산화물과 같은 게이트 유전체(41)는 SiGe 층(142) 위에서 형성될 수 있다. p+와 같은 도핑 폴리실리콘 층(122')은 게이트 유전체(41) 위에 형성될 수 있고 상기 Ge p-MOS-MODFET 장치 구조(146)에 대한 게이트 전극(123')을 형성하기 위하여 패턴될 수 있다. 게이트 전극(123')을 이용함으로써, p+ 소스 영역(125') 및 p+ 드레인 영역(126')은 상기 Ge p-MOS-MODFET 장치 구조(146)를 형성하기 위하여 게이트 전극(123')의 어느 한 쪽 면 상에서 이온 주입(ion implantation)에 의하여 형성될 수 있다. 게이트 측면 스페이서(127)은 상기 Ge p-MOS-MODFET 장치 구조(146)를 완성하기 위하여 게이트 전극(123')의 어는 한 쪽면에서 형성될 수 있다. 소스 및 드레인 옴 접촉(나타나지는 않음)은 소스 영역(125') 및 드레인 영역(126')의 상부 표면에서 표준 금속화에 의하여 패턴되고 형성될 수 있다.
인접한 p-MODFET 장치(146)는 n-MODFET(124')이다. 실리콘 이산화물, 실리콘 옥시나이트라이드, 실리콘 질화물, 탄타룸 산화물, 바륨 스트론튬 티탄산염 또는 알루미늄 산화물과 같은 게이트 유전체(41)는 SiGe 층(142) 위에서 형성될 수 있다. n+ 폴리실리콘 층(122)은 게이트 유전체(41) 위에 형성될 수 있고 상기 Ge n-MOSFET 장치 구조(124')에 대한 게이트 전극(123)을 형성하기 위하여 패턴될 수 있다. 게이트 전극(123)을 이용함으로써, n+ 소스 영역(125) 및 n+ 드레인 영역(126)은 상기 Ge n-MOSFET 장치 구조(124')를 형성하기 위하여 게이트 전극(123)의 어느 한 쪽 면에서 이온 주입(ion implantation)에 의하여 형성될 수 있다. 게이트 측면 스페이서(127)은 상기 Ge p-MOSFET 장치 구조(124)를 완성하기 위하여 게이트 전극(123)의 어는 한 쪽면에서 형성될 수 있다. 소스 및 드레인 옴 접촉은(나타나지는 않음) 소스 영역(125) 및 드레인 영역(126)의 상부 표면에서 표준 금속화에 의하여 패턴되고 형성될 수 있다. 도10 및 도11 에 나타난 전계 영역(98) 또는 깊은 트랜치(deep trench)와 같은 장치 고립(isolation) 영역은 상기 p-MOSFET 장치 구조(146)를 상기 n-MOSFET 장치 구조(124')로 부터 분리시키기 위하여 형성될 수 있다.
도15 는 증가형 작동을 위한 쇼트키 장벽 금속 게이트를 가지는 Ge 상보형 변조 도핑(CMOD) FET 장치의 단면도이다. 도15 에서, 유사한 참조 번호는 도1, 10 및 12-14의 조직에 대응하는 기능을 위해 이용된다. 도15 에서, 옴 접촉(95,96)은 p+ 영역을 형성하기 위한 이온 주입에 의하여 형성되는 소스 영역(125) 및 드레인 영역(126)에 대한 옴 접촉 내에 있고 게이트 스택(97)에 관하여 자체 정렬된다. 트랜지스터(100')용 재료는 p-채널 증가형 FET 로서 작용하기 위하여 선택된다. 옴 접촉(95',96')은 각각 n 영역을 형성하기 위한 이온 주입에 의하여 형성되는 소스 영역(125') 및 드레인 영역(126')에 대한 옴 접촉 내에 있고 게이트 스택(97')에 관하여 자체 정렬된다. 트랜지스터(100'')용 재료는 n-채널 증가형 FET 로서 작용하기 위하여 선택된다. 보여지지는 않았지만, 도10 에 나타난 것과 같은 전계 영역(98) 또는 낮은 트랜치 고립(shallow trench isolation, STI)은 트랜지스터(100',100'') 사이에 고립을 제공하기 위하여 이용될 수 있다.
트랜지스터(100',100'')에 관하여, 내장된 도핑 영역은 문턱 전압을 조정하고 모든 기생 전류를 상기 내장된 도핑 영역 위의 본체(body)뿐만아니라 상기 인접장치로부터 감소시키기 위하여 상기 전극 및 채널 아래에 형성될 수 있다.
도면에서 유사한 요소 또는 구성 성분은 유사하고 대응하는 참조 번호 번호에 의하여 언급된다는 것을 주목해야 한다.
HEAT's, MODFET's, CMOSFET'S 및 CMODFET's 에 적합한 압축하에서 변형된 Ge 채널을 가지는 Ge/SiGe/Gi 층 구조를 묘사하고 그림을 들어 설명하고 하였으므로, 본 출원서에 첨부된 특허 청구 범위의 범위내에 의하여 단지 제한될 수 있는 본 발명의 넓은 범위내에 벗어나지 않는 상태에서 변형 및 수정이 가능하다는 것은 본 기술 분야에서 통상의 지식을 가진 자에게는 명확할 것이다.

Claims (140)

  1. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex의 - Ge 분율(fraction) x 는 0.5 내지 0.8의 범위 내에 있음 - 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층과,
    상기 제4 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층과,
    상기 제5 층 위에 에피택셜하게 형성됨으로써 압축 변형(compressive strain)되고 상기 제1 층의 상부 표면에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제6 층과,
    상기 제6 층 위에 에피택셜하게 형성된 Si1-xGex의 제7 층을 포함하는 p-채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  2. 제1항에 있어서, x 가 0.5 보다 큰 경우에, 상기 완화된 Si1-xGex의 제1 층의 변형 경감 구조(strain relief structure) 내에 제1 오버슈트층(over-shoot layer) 및 제2 오버슈트층, 즉 Si1-mGem및 Si1-nGen을 더 포함하는 층 구조물.
  3. 제2항에 있어서, 상기 제1 층의 상기 변형 경감 구조 내에서 상기 제1 오버슈트층, 즉 Si1-mGem은 Ge 분율 m 을 가지며, 상기 m 은 약 0.05 내지 약 0.5 보다 작은 범위내에 있는 것인 층 구조물.
  4. 제2항에 있어서, 상기 제1 층의 상기 변형 경감 구조내에 상기 제2 오버슈트 층, 즉 Si1-nGen은 Ge분율 n을 가지며, 상기 n = x + z이고 z는 0.01 내지 0.1 범위내에 있으며, 상기 제1 층에 대하여 임계 두께 보다 작은 두께를 가지는 것인 층 구조물.
  5. 제1항에 있어서, 액티브 장치 영역은 단일 SiGe 층 채널 장치와 단독으로 비교될 때 어떠한 합금 산란도 없이 더 깊은 양자 우물(quantum well) 또는 더 우수한 홀 속박(hole confinement)을 위한 더 높은 장벽을 제공하기 위하여 더 높은 압축 변형을 가지는 상기 제6 층의 에피택시얼 Ge 채널로 이루어지는 내장형 채널인 것인 층 구조물.
  6. 제1항에 있어서, 상기 제6 층은 계면이 거칠어지는 문제를 일으키는 Ge 막의 3D 성장이 발생하지 않는 온도 및 Ge 막의 2D 성장이 발생하는 275˚- 350℃의 온도 범위내에서 형성되는 것인 층 구조물.
  7. 제1항에 있어서, 스페이서 영역은 완화된 Si1-xGex의 상기 제3 층, 완화된 Si1-xGex의 상기 제4 층, 및 완화된 Si1-xGex의 상기 제5 층인 세 개의 층 구조를 포함하는 것인 층 구조물.
  8. 제7항에 있어서, Si1-xGex의 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 a는 a = x - 0.20이고, 상기 제3 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2층과의 계면에서 균형을 유지하는(commensurate) 것인 층 구조물.
  9. 제7항에 있어서, Si1-xGex의 상기 제4 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제4 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  10. 제7항에 있어서, Si1-xGex의 상기 제5 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 c는 c = x - 0.10이고, 상기 제5 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  11. 제1항에 있어서, 상기 제2 층은 상기 제6 층의 채널 영역 아래에 형성되고 그로부터 Si1-xGex의 상기 제3 층, Si1-xGex의 상기 제4 층 및 Si1-xGex의 상기 제5 층에 의하여 분리된 p-도핑된 Si1-xGex층이고,
    상기 제2 층은 1 내지 20nm 바람직하게는 4 내지 5nm 범위내의 두께를 가지며,
    상기 제2 층은 1 내지 4x1012cm-2범위내에서 전기적으로 액티브한 도너량(donor dose)을 가지는 것인 층 구조물.
  12. 제1항에 있어서, Ge 함유량 x는 상기 제7 층내에서 점차 변화되고, 상기 제6 층에 더 가까울수록 더 높은 Ge 함유량을 가지는 것을 시작하여 x 는 3.0 인 바람직한 값을 가지는 상기 제7 층의 상부 표면 쪽으로 갈 수록 Ge 함유량은 점점 떨어지는 것인 층 구조물.
  13. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층과,
    상기 제4 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께 보다 작은 두께를 가지는 Ge의 제5 층과,
    상기 제5 층 위에 에피택셜하게 형성된 Si1-xGex의 제6 층을 포함하는 p-채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제13항에 있어서, 스페이서 영역은 완화된 Si1-xGex의 상기 제3 층 및 완화된 Si1-xGex의 상기 제4 층인 두 개의 층 구조를 포함하는 것인 층 구조물.
  20. 제13항에 있어서, Si1-xGex의 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 a는 a = x - 0.20이고, 상기 제3 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2층과의 계면에서 균형을 유지하는(commensurate) 것인 층 구조물.
  21. 제13항에 있어서, Si1-xGex의 상기 제4 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제4 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  22. 제19항에 있어서, 두 개의 층 구조를 포함하는 상기 스페이서 영역은 상기 스페이서 두께가 적절하게 변화되도록 조절 가능한 두께를 가지는 완화된 Si1-xGex층으로 구성된 단일 층 구조로 대신할 수 있는 것이고, 그로 인하여 공급량(supply dose)은 0.4 내지 425K 범위내에서 온도의 함수로서 장치 응용에 최적화될 수 있는 것인 층 구조물.
  23. 삭제
  24. 제22항에 있어서, 상기 제2 층의 공급층은 상기 완화된 Si1-xGex층에 의하여 상기 제5 층의 채널 영역 아래에서 형성되고 분리되는 것인 층 구조물.
  25. 삭제
  26. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex의- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께 보다 작은 두께를 가지는 Ge의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층과,
    상기 제4 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층과,
    상기 제5 층 위에 에피택셜하게 형성된 p-도핑된 Si1-xGex의 제6 층을 포함하는 p-채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 제26항에 있어서, 스페이서 영역은 완화된 Si1-xGex의 상기 제3 층, 완화된 Si1-xGex의 상기 제4 층 및 완화된 Si1-xGex의 상기 제5 층인 세 개의 층 구조를 포함하는 것인 층 구조물.
  33. 제26항에 있어서, Si1-xGex의 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 c는 c = x - 0.10이고, 상기 제3 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  34. 제26항에 있어서, Si1-xGex의 상기 제4 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제4 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  35. 제26항에 있어서, Si1-xGex의 상기 제5 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 a는 a = x - 0.20이고, 상기 제5 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  36. 삭제
  37. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex의 - Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층과,
    상기 제4 층 위에 에피택셜하게 형성된 p-도핑된 Si1-xGex의 제5 층을 포함하는 p-채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 제37항에 있어서, 스페이서 영역은 완화된 Si1-xGex의 상기 제3 층 및 완화된 Si1-xGex의 상기 제4 층인 두 개의 층 구조를 포함하는 것인 층 구조물.
  44. 제37항에 있어서, Si1-xGex의 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 c는 c = x - 0.10이고, 상기 제3 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  45. 제37항에 있어서, Si1-xGex의 상기 제4 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제4 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  46. 삭제
  47. 삭제
  48. 삭제
  49. 제43항에 있어서, Si1-xGex의 상기 제4 층은 얇고 변형되었으며 적당한(commensurate) Si 층과 대체될 수 있고, 얇은 스페이서 두께는 실온 MODFET 장치 작동을 위해 제공될 수 있는 것인 층 구조물.
  50. 제49항에 있어서, Si의 상기 제4 층은 인장 변형되고(tensile strain), 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 이루는 것인 층 구조물.
  51. 제49항에 있어서, 상기 제5 층의 공급층은 완화된 Si1-xGex의 상기 제3 층 및 인장 변형된 Si의 상기 제4 층에 의하여 상기 제2 층의 채널 영역 위에 형성되고 분리되는 것인 층 구조물.
  52. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex의 - Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성된 도핑 Si1-xGex의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층과,
    상기 제4 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제5 층과,
    상기 제5 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제6 층과,
    상기 제6 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제7 층과,
    상기 제7 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제8 층을 포함하는 p-채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 제52항에 있어서, 제1 스페이서 영역 및 제2 스페이서 영역을 더 포함하고,
    상기 제1 스페이서 영역은 완화된 Si1-xGex의 상기 제3 층 및 완화된 Si1-xGex의 상기 제4 층인 두 개의 층 구조를 포함하는 Ge 채널 영역 아래에 존재하고,
    상기 제2 스페이서 영역은 완화된 Si1-xGex의 상기 제6 층 및 완화된 Si1-xGex의 상기 제7 층인 유사한 두 개의 층 구조를 포함하는 상기 제5 층의 활성 Ge 채널 위에 존재하는 것인 층 구조물.
  59. 제58항에 있어서, Si1-xGex의 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 a는 a = x - 0.20이고, 상기 제3 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  60. 제58항에 있어서, Si1-xGex의 상기 제4 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제4 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  61. 제58항에 있어서, Si1-xGex의 상기 제6 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 c는 c = x - 0.10이고, 상기 제6 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  62. 제58항에 있어서, Si1-xGex의 상기 제7 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제7 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  63. 삭제
  64. 제52항에 있어서, 제1 공급층 및 제2 공급층을 더 포함하고,
    상기 제1 공급층은 완화된 Si1-xGex의 상기 제3 층 및 완화된 Si1-xGex의 상기 제4 층인 두 개의 층 구조로 이루어진 하부 스페이서 영역에 의하여 분리된 Ge 채널 영역 아래에 존재하고,
    상기 제2 공급층은 완화된 Si1-xGex의 상기 제6 층 및 완화된 Si1-xGex의 상기 제7 층인 두 개의 유사한 층 구조로 이루어진 상부 스페이서 영역에 의하여 더욱 분리된 상기 제5 층의 액티브 Ge 채널 위에 존재하는 것인 층 구조물.
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성된 도핑 Si1-xGex의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층과,
    상기 제4 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층과,
    상기 제5 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제6 층과,
    상기 제6 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제7 층과,
    상기 제7 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제8 층과,
    상기 제8 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제9 층을 포함하는 p-채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  70. 삭제
  71. 삭제
  72. 삭제
  73. 삭제
  74. 삭제
  75. 제69항에 있어서, 제1 스페이서 영역 및 제2 스페이서 영역을 더 포함하고,
    상기 제1 스페이서 영역은 완화된 Si1-xGex의 상기 제3 층, 완화된 Si1-xGex의 상기 제4 층 및 완화된 Si1-xGex의 상기 제5 층인 세 개의 층 구조를 포함하는 Ge 채널 영역 아래에 존재하고,
    상기 제2 스페이서 영역은 완화된 Si1-xGex의 상기 제7 층 및 완화된 Si1-xGex의 상기 제8 층인 비유사한 두 개의 층 구조를 포함하는 상기 제6 층의 액티브 Ge 채널 위에 존재하는 것인 층 구조물.
  76. 제69항에 있어서, Si1-xGex의 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 a는 a = x - 0.20이고, 상기 제3 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  77. 제69항에 있어서, Si1-xGex의 상기 제4 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제4 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  78. 제69항에 있어서, Si1-xGex의 상기 제5 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 c는 c = x - 0.10이고, 상기 제6 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  79. 제69항에 있어서, Si1-xGex의 상기 제7 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 c는 c = x - 0.10이고, 상기 제7 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  80. 제69항에 있어서, Si1-xGex의 상기 제8 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고, 바람직한 함유량 b는 b = x - 0.25이고, 상기 제8 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 유지하는 것인 층 구조물.
  81. 삭제
  82. 삭제
  83. 삭제
  84. 삭제
  85. 삭제
  86. 삭제
  87. 삭제
  88. 삭제
  89. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 형성된 게이트 유전체의 제4 층을 포함하는 Ge 채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  90. 삭제
  91. 삭제
  92. 삭제
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  94. 제89 항에 있어서, Si1-xGex인 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고 바람직하게는 0.30의 값을 가지고,
    상기 제3 층은 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 1nm 이하의 두께를 가지는 상기 제2 층과의 계면에서 균형을 이루는 것인 층 구조물.
  95. 삭제
  96. 제89항에 있어서, 상기 제4 층의 게이트 유전체는 실리콘 이산화물, 실리콘 옥시나이트라이드, 실리콘 질화물, 탄타룸 산화물, 바륨 스트론튬 티탄산염, 알루미늄 산화물 및 이들의 조합물로 이루어지는 그룹으로부터 선택된 유전 재료인 것인 층 구조물.
  97. 제89항에 있어서, Si1-xGex의 상기 제3 층은 게이트 유전체의 상기 제4 층에서 고품질의 실리콘 이산화물 층을 형성함에 있어서 높은 온도 산화에 적합한 얇고 변형된 적당한 Si 층과 대체될 수 있는 것인 층 구조물.
  98. 제97항에 있어서, Si의 상기 제3 층은 인장 변형되고 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 이루는 것인 층 구조물.
  99. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층과,
    상기 제4 층 위에 형성된 게이트 유전체의 제5 층을 포함하는 Ge 채널 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  100. 삭제
  101. 삭제
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  104. 삭제
  105. 제99항에 있어서, Si1-xGex인 상기 제3 층의 Ge 함유량은 0.5 내지 0.8 범위내에 있고 바람직하게는 0.30의 값을 가지고, 상기 제3 층은 상기 제1 층에 대하여 임계 두께 이하의 두께를 가지면서 1nm 이하의 두께를 가지는 상기 제2 층과의 계면에서 균형을 이루는 것인 층 구조물.
  106. 삭제
  107. 제99항에 있어서, 상기 제4 층의 게이트 유전체는 실리콘 이산화물, 실리콘 옥시나이트라이드, 실리콘 질화물, 탄타룸 산화물, 바륨 스트론튬 티탄산염, 알루미늄 산화물 및 이들의 조합물로 이루어지는 그룹으로부터 선택된 유전 재료인 것인 층 구조물.
  108. 제99항에 있어서, Si1-xGex의 상기 제3 층은 게이트 유전체의 상기 제4 층에서 고품질의 실리콘 이산화물 층을 형성함에 있어서 높은 온도 산화에 적합한 얇고 변형된 적당한 Si 층과 대체될 수 있는 것인 층 구조물.
  109. 제99항에 있어서, Si의 상기 제4 층은 인장 변형되고, 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지면서 상기 제2 층과의 계면에서 균형을 이루는 것인 층 구조물.
  110. 단결정 기판과,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층과,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층과,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층과,
    상기 제3 층 위에 형성된 제1 쇼트키 게이트 전극과,
    상기 제1 게이트 전극의 한 쪽면에 형성되고 위치한 제1 유형의 제1 소스 영역과,
    상기 제1 게이트 전극의 다른 한 쪽면에 형성되고 위치한 제1 유형의 제1 드레인 영역을 포함하고,
    이로써 제1 전계 효과 트랜지스터 구조는 제1 유형으로 형성되는 전계 효과 트랜지스터를 형성하기 위한 층 구조물.
  111. 제110항에 있어서, 상기 제2 층을 통하여 적어도 상기 제3 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역(isolation region)과,
    상기 제1 전계 효과 트랜지스터 구조로부터 전기적으로 분리될 상기 전기적 분리 영역에 관련되어 위치한 상기 제3 층 위에 형성된 제2 쇼트키 게이트 전극과,
    상기 제2 게이트 전극의 한 쪽면에 형성되고 위치한 제2 유형의 제2 소스 영역과,
    상기 제2 게이트 전극의 다른 한쪽면에 형성되고 위치한 제2 유형의 제2 드레인 영역을 더 포함하고,
    이로써 제2 전계 효과 트랜지스터 구조는 제2 유형으로 형성되는 층 구조물.
  112. 제1항에 있어서, 상기 제2 층을 통하여 적어도 상기 제7 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제7 층 위에 형성된 쇼트키 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  113. 제13항에 있어서, 상기 제2 층을 통하여 적어도 상기 제6 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제6 층 위에 형성된 쇼트키 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  114. 제26항에 있어서, 상기 제2 층을 통하여 적어도 상기 제6 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제6 층 위에 형성된 쇼트키 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  115. 제37항에 있어서, 상기 제2 층을 통하여 적어도 상기 제5 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제5 층 위에 형성된 쇼트키 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  116. 제52항에 있어서, 상기 제2 층을 통하여 적어도 상기 제7 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제7 층 위에 형성된 쇼트키 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  117. 제69항에 있어서, 상기 제2 층을 통하여 적어도 상기 제8 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제8 층 위에 형성된 쇼트키 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  118. 제1항에 있어서, 상기 제2 층을 통하여 적어도 상기 제7 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제7 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  119. 제13항에 있어서, 상기 제2 층을 통하여 적어도 상기 제6 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제6 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  120. 제26항에 있어서, 상기 제2 층을 통하여 적어도 상기 제6 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제6 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  121. 제37항에 있어서, 상기 제2 층을 통하여 적어도 상기 제5 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제5 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  122. 제52항에 있어서, 상기 제2 층을 통하여 적어도 상기 제7 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제7 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  123. 제69항에 있어서, 상기 제2 층을 통하여 적어도 상기 제8 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제8 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  124. 제89항에 있어서, 상기 제2 층을 통하여 적어도 상기 제4 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제4 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  125. 제99항에 있어서, 상기 제2 층을 통하여 적어도 상기 제5 층을 선택적으로 제거함으로써 형성된 전기적 분리 영역과,
    상기 제5 층 위에 형성된 게이트 유전체와,
    상기 게이트 유전체 위에 형성된 게이트 전극과,
    상기 게이트 전극의 한 쪽면에 형성되고 위치한 소스 전극과,
    상기 게이트 전극의 다른 한 쪽면에 형성되고 위치한 드레인 전극을 더 포함하고, 이로써 전계 효과 트랜지스터 구조가 형성되는 층 구조물.
  126. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성된 도핑 Si1-xGex의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층을 형성하는 단계와,
    상기 제4 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층을 형성하는 단계와,
    상기 제5 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층의 상부 표면에 대하여 임계 두께 보다 작은 두께를 가지는 Ge의 제6 층을 형성하는 단계와,
    상기 제6 층 위에 에피택셜하게 형성된 Si1-xGex의 제7 층을 형성하는 단계를 포함하는 p-채널 전계 효과 트랜지스터 형성 방법.
  127. 제126항에 있어서, x가 0.5 보다 큰 경우에 완화된 Si1-xGex인 상기 제1 층의 변형 경감 구조내에 제1 오버슈트 층 및 제2 오버슈트 층, 즉 Si1-mGem및 Si1-nGen을 형성하는 단계를 더 포함하는 p-채널 전계 효과 트랜지스터 형성 방법.
  128. 제127항에 있어서, 상기 제1 층의 상기 변형 경감 구조내에 상기 제1 오버슈트 층, 즉 Si1-mGem을 형성하는 상기 단계는Ge분율 m을 형성하는 단계를 포함하며, 상기 m 은 약 0.05 내지 약 0.5 보다 작은 범위내에 있는 것인 p-채널 전계 효과 트랜지스터 형성 방법.
  129. 제127항에 있어서, 상기 제1 층의 상기 변형 경감 구조내에 상기 제2 오버슈트 층, 즉 Si1-nGen을 형성하는 상기 단계는 Ge분율 n을 형성하는 단계를 포함하며,
    상기 n = x + z이고 z는 0.01 내지 0.1 범위내에 있으며,
    상기 제1 층에 대하여 임계 두께 보다 작은 두께를 가지는 것인 p-채널 전계 효과 트랜지스터 형성 방법.
  130. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층을 형성하는 단계와,
    상기 제4 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제5 층을 형성하는 단계와,
    상기 제5 층 위에 에피택셜하게 형성된 Si1-xGex의 제6 층을 형성하는 단계를 포함하는 p-채널 전계 효과 트랜지스터 형성 방법.
  131. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층을 형성하는 단계와,
    상기 제4 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층을 형성하는 단계와,
    상기 제5 층 위에 에피택셜하게 형성된 p-도핑된 Si1-xGex의 제6 층을 형성하는 단계를 포함하는 p-채널 전계 효과 트랜지스터 형성 방법.
  132. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층을 형성하는 단계와,
    상기 제4 층 위에 에피택셜하게 형성된 p-도핑된 Si1-xGex의 제5 층을 형성하는 단계를 포함하는 p-채널 전계 효과 트랜지스터 형성 방법.
  133. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층을 형성하는 단계와,
    상기 제4 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제5 층을 형성하는 단계와,
    상기 제5 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제6 층을 형성하는 단계와,
    상기 제6 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제7 층을 형성하는 단계와,
    상기 제7 층 위에 에피택셜하게 형성된 도핑 Si1-xGex의 제8 층을 형성하는 단계를 포함하는 p-채널 전계 효과 트랜지스터 형성 방법.
  134. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제4 층을 형성하는 단계와,
    상기 제4 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제5 층을 형성하는 단계와,
    상기 제5 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제6 층을 형성하는 단계와,
    상기 제6 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제7 층을 형성하는 단계와,
    상기 제7 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제8 층을 형성하는 단계와,
    상기 제8 층 위에 에피택셜하게 형성된 도핑된 Si1-xGex의 제9 층을 형성하는 단계를 포함하는 p-채널 전계 효과 트랜지스터 형성 방법.
  135. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성됨으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 게이트 유전체의 제4 층을 형성하는 단계를 포함하는 Ge 채널 전계 효과 트랜지스터 형성 방법.
  136. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 에피택셜하게 형성된 도핑되지 않은 Si의 제4 층을 형성하는 단계와,
    상기 제4 층 위에 게이트 유전체의 제5 층을 형성하는 단계를 포함하는 Ge 채널 전계 효과 트랜지스터 형성 방법.
  137. 단결정 기판을 선택하는 단계와,
    상기 기판 위에 에피택셜하게 형성된 완화된 Si1-xGex- Ge 분율 x 는 0.5 내지 0.8의 범위내에 있음 - 의 제1 층을 형성하는 단계와,
    상기 제1 층 위에 에피택셜하게 형성으로써, 압축 변형되며 상기 제1 층에 대하여 임계 두께보다 작은 두께를 가지는 Ge의 제2 층을 형성하는 단계와,
    상기 제2 층 위에 에피택셜하게 형성된 도핑되지 않은 Si1-xGex의 제3 층을 형성하는 단계와,
    상기 제3 층 위에 제1 쇼트키 게이트 전극을 형성하는 단계와,
    상기 제1 게이트 전극의 한 쪽면에 형성되고 위치한 제1 유형의 제1 소스 영역을 형성하는 단계와,
    상기 제1 게이트 전극의 다른 한 쪽면에 형성되고 위치한 제1 유형의 제1 드레인 영역을 형성하는 단계를 포함하고, 이로써 제1 전계 효과 트랜지스터 구조는 제1 유형으로 형성되는 것인 전계 효과 트랜지스터의 형성 방법.
  138. 제137항에 있어서, 상기 제2 층을 통하여 적어도 상기 제3 층을 선택적으로 제거함으로써 전기적 분리 영역을 형성하는 단계와,
    상기 제1 전계 효과 트랜지스터 구조로부터 전기적으로 분리된 상기 전기적 분리 영역에 관련되어 위치한 상기 제3 층에 제2 쇼트키 게이트 전극을 형성하는 단계와,
    상기 제2 게이트 전극의 한 쪽면에 형성되고 위치한 제2 유형의 제2 소스 영역을 형성하는 단계와,
    상기 제2 게이트 영역의 다른 한 쪽면에 형성되고 위치한 제2 유형의 제2 드레인 영역을 형성하는 단계를 더 포함하고,
    이로써 제2 전계 효과 트랜지스터 구조는 제2 유형으로 형성되는 것인 방법.
  139. 제126항에 있어서, 상기 제7 층 위에 제1 쇼트키 게이트 전극을 형성하는 단계와,
    상기 제1 게이트 전극의 한 쪽면에 형성되고 위치한 제1 소스 전극을 형성하는 단계와,
    상기 제1 게이트 전극의 다른 한 쪽면에 형성되고 위치한 제1 드레인 전극을 형성하는 단계를 더 포함하고,
    이로써 제1 전계 효과 트랜지스터 구조가 형성되는 것인 방법.
  140. 제139항에 있어서, 상기 제2 층을 통하여 적어도 상기 제7 층을 선택적으로 제거함으로써 전기적 분리 영역을 형성하는 단계와,
    상기 제7 층 위에 제2 게이트 유전체를 형성하는 단계와,
    상기 게이트 전극 위에 제2 게이트 전극을 형성하는 단계와,
    상기 제2 게이트 전극의 한 쪽면 위에 형성되고 위치한 제2 소스 전극을 형성하는 단계와,
    상기 제2 게이트 전극의 다른 한 쪽면 위에 제2 드레인 전극을 형성하는 단계를 더 포함하고,
    이로써 제2 전계 효과 트래지스터 구조가 형성되는 것인 방법.
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