JPH03187269A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に、電界幼芽１−ラン
ジスタ、及び、バイポーラトランジスタに関する。

〔従来の技術〕

近年、超高速素子への応用を目的としてバンドギャップ
の異なる異種の半導体を積層したベテロ構造の研究が活
発化している。特に、ＧａＡｓ。

ＡＱＧａＡｓなどのような化合物半導体のみならず、集
積化に適したＳｉ系においても研究が始まっている。

第２図は、その典型的な例を示したもので、Ｓｉよりバ
ンドギャップの小さいＳ　１ｌ−ｘＧｅｘ（０＜　ｘ　
＜　１　）混晶を、電界効果トランジスタのチャネル（
第２図（ａ））、及び、バイポーラトランジスタのベー
ス（第２図（ｂ））として用いている。電界効果トラン
ジスタの場合、Ｓｊ−層に不純物を導入しておけば、キ
ャリアはバンドギャップの小さいＳｉ□−ｘＧｅｘ側に
移って走行するため、不純物散乱が減少し、高移動度の
実現が期待できる。

（Ｔ、　Ｐｅａｒｓａｌｌ他、アイ・イー・イー・イー
、エレクトロン・デバイス・レターズ、第７巻（１９８
６年）３０８頁） バイポーラトランジスタの場合、ｎ型Ｓｉエミッタとｐ
型ＳｉニーｘＧｅｘベースのバンドギャップ差が、ベー
スよりエミッタへのホール（正孔）の注入に対するバリ
ヤーとして働くため、ベースの濃度を高くしても十分な
電流増幅率を確保できる。

ベースの高濃度化は、トランジスタの高速化に不可決な
、ベース薄膜化及びベース抵抗低減に必要である。

（Ｇ、　Ｌ、　Ｐａｔｔｏｎ他、アイ・イー・イー・イ
ーエレクトロン・デバイス・レターズ、第９巻（１９８
８年）１６５頁） 〔発明が解決しようとする課題〕 しかるに、上記従来技術は、トランジスタの動作速度に
最も支配的な、チャネル及びベース層を３５−ｘＧｅｘ
　（０＜ｘ＜１）混晶という不規則合金で形成している
ため、キャリアが合金散乱を受け、十分な高速性を発揮
できないという問題があった。

そこで、本発明の目的は、上記、合金散乱のないペテロ
構造を提供し、トランジスタの一層の高速動作を実現す
ることにある。

〔課題を解決するための手段〕

上記目的は、電界効果トランジスタのチャネル、バイポ
ーラトランジスタのベースとして、圧縮歪を受けた単体
Ｇｅを用いることにより達成される。

圧縮歪は、ゲルマニウム層の下側若しくは、上下に設け
られる、歪制御層によって、ゲルマニウム層に制御され
て与えられる。歪制御層には、Ｓｉ□−χ、ＧｅにＳ混
晶層が用いられ、この混晶比ｘｓを変化させることによ
って、ゲルマニウム層に与える歪を制御する。すなわち
、格子定数の小さいＳｉの含有量によって、歪制御層の
格子定数を変化させ、歪制御層と連続して成長されるゲ
ルマニウム層の格子定数より小さくし、圧縮歪を与える
ものである。

〔作用〕

トランジスタの高速性能を決定する能動Ｍ（チャネル、
ベース）に圧縮歪を受けた単体Ｇｅを用いる理由は、次
の３点である。

まず第１に、単体Ｇｅは、Ｓｉ及び Ｓ　ｉ、、Ｇｅｘ（０＜ｘ＜１）混晶に比べ、キャリア
（特にホール）の移動度が大きい。例えば、第３図に示
したように、室温におけるホールの移動度はＳｉの約１
桁大きい。

（Ｋ、　Ｔａｋｅｄａ他、ジャーナル・オブ・フィジッ
クス・Ｃ、ソリッド・ステート・フィジックス、第１６
巻、　（１９８３年）、　２２３７頁）第２に、圧縮歪
により、価電子帯が変化し、ホールの有効質量が、１桁
近く減少することが、理論的に予測されている。（例え
ば、Ｇ、　Ｃ，０ｓｂｏｕｒｎ、ジャーナル・オブ・バ
キュアム・サイエンス・アンド・テクノロジーＡ第３巻
、　（１９８５年）、　８２６頁）有効質量の減少は、
キャリヤの移動度及び飽和速度の増大をもたらす。

第３に、Ｓ　ｉ、−ｘＧ　ｅｘ／Ｇ　ｅヘテロ界面にお
けるホールのＧｅ側への閉じ込め及び、ＧｅからＳ　１
ｌ−ｘＧｅｘへのホール注入の阻止に有効な、ヘテロ界
面のバンド不連続値ΔＥｖ（ホールにとってポテンシャ
ルの谷の深さに相当する。）が大きくなることが知られ
ている。例えば、ｘ＝０．５の場合を考えると、Ｇｅが
歪まない構造ではΔＥｖχ０．１ｅＶであるのに対し、
Ｇｅが１％の圧縮歪を有する構造ではΔＥｖχ０．１７
ｅＶとなることが期待される。（これは、Ｒ，Ｐｅｏｐ
ｌｅ他。

アプライド・フィジックス・レターズ第４８巻。

（１９８６年）５３８頁に示された方法を用いて計算し
た。）これは、電界効果トランジスタにおけるキャリア
数増加による高い電流駆動能力の実現、バイポーラトラ
ンジスタにおける高電流増幅率、低ベース抵抗の実現に
有効である。

〔実施例〕

本発明の基本的な実施例を第１図（ａ）、（ｂ）。

（ｃ）に示す。第１図（、）は、基板１上に、歪制御層
たるＳ　１ｌ−ＸＳ　Ｇ　ｅ　ＸＳ混晶層２を設け、そ
の上にゲルマニウム能動層３を連続して設け、更に、Ｓ
　１ｉ−Ｘ　Ｇ　ｅ　ｘ混晶層４を設けた状態を示す断
面図である。このような構造をＭＯＤＦＥＴに応用した
ものが第１図（ｂ）、バイポーラトランジスタに応用し
たものが第１図（ｃ、）である。

このように本発明は、第１図（ａ）に示したような、Ｓ
ｉ□−ｘＧｅｘ／Ｇｅ／５ｉｔ−ｘ、Ｇｅｘ！、／基板
（０＜ｘ、ｘｓ＜１）へテロ構造を基本とする。

すなわち、電界効果トランジスタでは、第１図（ｂ）の
如＜　Ｓ　ｉ　１−ｘ５Ｇ　ｅ　Ｘ５バツフア一層によ
りＧｅチャネル層が圧縮歪を受ける構造とする。バイポ
ーラトランジスタでは、Ｓ　１１−！５　Ｇ　ｅ　Ｘ５
バツフア一層をコレクタとし、その上にＧｅベース及び
Ｓｉ１−ｘＧｅｘエミッタが歪んで形成された構造とす
る。

実施例上。

次は、具体的にｐチャネル変調ドープ型トランジスタを
作製した本発明の第１の実施例について述べる。

第４図に示すようにｎ型Ｇｅ基板４１上に、厚さ５００
ｎｍのＳ　１１−ｘ３　Ｇ　ｅ　ＸＳバッファーｆｉ４
２（０，１５＜１　　ｘｓ＜０．４５）を、基板温度５
２０℃で分子線エピタキシー（ＭＢＥ）法によりヘテロ
エピタキシャル成長した後、２０ｎｍのＧｅチャネル層
４３．１５ｎｍのｐ型 Ｓ　ｉ、、、Ｇ　ｅｏ、ｓ層４４を４００℃で成長じた
。バッファー層の膜厚は十分厚い（歪成長の臨界膜厚以
上）のため、Ｇｅ基板との界面に多くのミスフィツト転
位が発生して、格子定数はバルクＳｉニーｚ　！、Ｇ　
ｅ　Ｘ　３に等しくなっている（歪緩和成長）のに対し
、Ｇｅ及びＳｘ　ｏ、５　Ｇ　ｅ　ｏ、ｓ層の膜厚は十
分薄いため、面内格子定数をバッファー層に整合させて
成長（歪成長）している。以上の事は、断面Ｔ　Ｅ　Ｍ
＠察及び、ラマン散乱分光により明らかにされた。第５
図（ａ）に、ラマン散乱分光より求めた。Ｇｅチャネル
層の歪をバッファー層のＳｉ組成Ｉ　　ｘｓの関数とし
て示した。歪は圧縮歪でありほぼ理論通りにＩ　　ＸＳ
に比例して制御できることがわかった。ただし、１　　
ｘｓ”０．４５ではＧｅ膜厚２０ｎｍは臨界膜厚を越え
歪緩和している。

Ｓ　ｉ、、、Ｇ　ｅｏ、ｓ層４４へのｐ型不純物のドー
ピざ ングは、いわゆる各ドーピングによった。すなわち、ま
ず４００℃で１５ｎｍのＳ　ｉ　ｏ、ｓ　Ｇ　ｅ、、、
膜を成長した後、基板を１００℃以下とし、Ｇａを表面
吸着させ、続いて１５ｎｍの非晶質Ｓ’１Ｂ、ｓＧｅｏ
、５膜を堆積した。その後、４５０℃に加熱することに
より、この膜を固相エピタキシャル成長により単結晶化
し、ＧａがＳ　ｉ、、Ｇ　ｅ、、ｅ、膜中にスパイク状
に埋め込まれた構造とした。この構造にＡｎＧａ電極を
設は電気伝導特性を調べた。

第５図（ｂ）は、７７Ｋにおけるホール効果測定より求
めた、ホール（正孔）の移動度と濃度を、１−ＸＳの関
数として示したものである。Ｉ　　ｘｓ＜０．２５では
、予想どおり歪と共にホールの移動度、濃度が増加する
傾向が見られたが、Ｉ　　ＸＳ＞０．２５では逆に減少
することがわかった。断面ＴＥＭＥ察の結果この領域で
急激につきぬけ転位が増加していることが明らかとなり
、転位によるホールの濃度及び移動度の低下が示唆され
た。そこで、つきぬけ転位を減少させるために、Ｓｉ□
−ｘ、Ｇｅｘ、バッファー層の膜厚を２μｍと厚くし、
またＧｅ基板との界面にＳ　ｌ　１−ＸＳ　Ｇ　ｅ　Ｘ
Ｓ　／Ｇｅ／Ｓｉ、ｘ、Ｇｓｘｓ／Ｇｅ／・・・・・・
・・・・・・・・・超格子層を設けた。これにより１　
　ｘｓ＞０．２５の領域における、ホールの濃度及び移
動度が増大した。

（第５図（ｃ）、（ｄ））ただし、１−ｘｓ）Ｑ、４及
びＩ　　ｘｓ＜０．１−５では、Ｇｅチャネル層４３あ
るいはＳ　ｉ、、、Ｇ　ｅｏ、ｓ層４４が、転位を発生
して歪緩和成長してしまうために、２次元ホールガスが
観測できなかった。（図中・点）すなわち、Ｇｅ膜厚２
０　ｎ　ｍ　Ｓ　ｉ（１，ｓＧ　ｅａ、ｓ膜厚３０ｎｍ
の条件では、０．２＜１　　ｘｓ＜０．４と選ぶことが
有効である。Ｇｅ膜厚及びＳ　ｉ、、、Ｇ　ｅｏ、５膜
厚を共に１０ｎｍの条件にすると、Ｉ　　ＸＳの範囲と
して、Ｏ＜　１．−　ｘ　ｓ　＜　０　、５に拡げるこ
とが可能である。（この例ではＧｅ基板を用いたが、Ｓ
ｉ基板を用いても同様な結果が得られた。）本発明によ
り実現されたホールの移動度の最大値は↓５０００ｍ”
／ｖ−ｓ　（７７Ｋ）であり、従来値の１０倍以上であ
る。

さらに、Ｔｉをゲート電極４６とすることにより電界効
果トランジスタを作製した。ゲート長は約２μｍである
。伝達コンダクタンスｇ、のゲート電圧Ｖａ依存性より
算出した電界効果移動度の値も、１００００ｃｍ”／ｖ
−ｓ以上であった。

次に、第４図（ｂ）に示すように、ＷＳｉゲート４９と
、イオン打込みによりこれに自己整合的に形成されたｐ
＋領領域有するサブミクロンゲート長のＭＯＳＦＥＴを
作製した。短チヤネル化に伴うパンチスルーを防止する
ためｓｂトド−ングスパイク５１を設けである。Ｓｉの
ｎチャネルＭＯ８ＦＥＴでは、チャネル長を０．１μｍ
以下にしなければ、キャリアの速度が飽和速度に上回る
いわゆるｖｅｌｏｃｉｔｙ　ｏｖｅｒｓｈｏｏｔは見ら
れないことが知られているが、（例えばＧ、　Ａ、　５
ａｊ−Ｈａｌｏｓｚ他アイ・イー・イー・イー・エレク
トロンデバイスレターズ、第９巻、　（１９８８年）、
　４６４頁）本発明のＦＥＴにおいては高移動度化によ
って、チャネル要約０．３μｍにおいてもｖｅｌｏｃｉ
ｔｙ　ｏｖｅｒｓｈｏｏｔによる性能向上が実現できた
。

実施例２゜ 次に、ｐチャネル、チャネルドープ型電界効果トランジ
スタを作製した例について述べる。

第６図に示すように、ｐ型Ｇｅチャネル層６１は、Ｇｅ
Ｈ４ガスを用いた超高真空対応のＣＶＤ（化学気相成長
）法によって戒長し、Ｂ２ＨＧガスを用いてＢをＩ　Ｘ
　１０”ａｍ−３ドーピングした。歪Ｇｅ層６１の移動
度は、バルクＧ　ｅ　Ｎ４１の約２倍と大きくなってお
り、高いホール濃度と合わせて、室温における伝達コン
ダクタンスとして、変調トープトランジスタと同等な値
が実現できた。

第６図中で第４図と同じ符号が示す部分は、第４図と同
−又は均等部分を示すものである。

実施例３゜ 続いて、２次元ホールガス（２Ｄ　ＨＧ　）を利用した
ヘテロバイポーラトランジスタを作製した例について述
べる。

第７図（ａ）に示すようにＰ型Ｇｅ基板７１上に厚さ８
００ｎｍのｎ”Ｓ　ｉ、、ｔＳＧｅ、、、５ｍｌレクタ
層７２，２００ｎｍのｎ”’Ｓ　ｉｏ、、５Ｇｅ、、、
５コレクタＭ７３を基板温度５２０　’ＣでＭＢＥ法に
よりヘテロエピタキシャル成長した後、２０．ｎｍのノ
ンドープＧｅベース層７４、Ｇａドーピングスパイク４
５を設けた。厚さ２０ｎｍのノンドープＳ　ｉｏ、、Ｇ
　ｅａ、、層８０，８０ｎｍのｎ”Ｓ　ｉｏ、、Ｇ　ｅ
ｏ、ｃエミッタ層７５を順次形成した。

この構造ではノンドープＳ　１０．４Ｇ　ｅｏ、６／　
Ｇ　ｅヘテロ界面に形成される２次元ホールガスが極薄
かつ低抵抗のベース層として動作する。第７図（ａ）の
構造を用い、バイポーラトランジスタの基本動作を確認
した後、寄生素子を減らした第７図（ｂ）の構造を用い
たトランジスタを作製した。

この構造では、真性ベース領域に対応する部分に開口部
を有するＣＶＤ５　ｉ○２膜７膜製６成した上にベース
及びエミツタ層を形成することにより、外部ベースをｐ
＋多結晶Ｇｅ膜とし、この外部ベースに起因する寄生抵
抗及び寄生容量を大幅に低減している。本構造を用いる
ことにより、ｆＴ＝１５０　Ｇ　Ｈｚの性能を実現した
。

実施例４゜ 次に、通常の構造のｐ型ベース層を用いたヘテロバイポ
ーラトランジスタを作製した例について述べる。

Ｐ型Ｇｅベース［８１は、実施例２と同様にして形成し
、Ｂのドーピング濃度はＩ　Ｘ　１０１ｇｃｍ−３とし
た。Ｇｅベース内での電子の高移動度化によって、この
構造においてもｆｒ＝１５０ＧＨｚの性能が得られた。

尚第８図中で第７図（ｂ）と同じ符号で示す部分は同−
又は均等部分を示すものである。

実施例５゜ 続いて２次元ホールガスを利用したｐチャネル電界効果
トランジスタと、バイポーラトランジスタを同一基板上
に集積化して（モノリシックに）作製した例について述
べる。

第９図に示すように両者の深さ方向の構造は全く同一で
あり、実施例３に示したバイポーラトランジスタの作製
とほとんど同一の工程で作製できた。電流駆動能力の大
きいバイポーラトランジスタと、高集積化に適した電界
効果トランジスタのモノリシックな集積化により、超高
速論理回路が作製できた。第９図中、９１は基板バイア
ス用電極、９２は、ｎ”Ｓｉｏ、２、Ｇｅ０．７．バッ
ファー層、９３は、ｎ−８ｉ、、、５Ｇ　ｅ、、７．バ
ッファー層、９４は、ｎ　”　Ｓ　ｊｏ、Ｇ　ｅ　ａ、
ｒ、Ｎを示している。

実施例６゜ 最後に、ｐチャネル、ｎチャネルの変調トープトランジ
スタをモノリシックに作製した例について述べる。

第１０図に示すように、Ｐチャネルトランジスタは実施
例上と同様の構造であり、ｎチャネルトランジスタは、
歪緩和して成長じたＧｅ層１０１をチャネルとする構造
である。これは、Ｇｅ’ｆｆ１１０↓が歪まないほうが
Ｓ　ｉｏ、、、Ｇ　ｅ。、８５／Ｇ　ｅヘテロ界面にお
ける伝導帯のバンド不連続値が大きくなるためである。

本発明により、高速でかつ低消費電力の相補型論理回路
が作製できた。第１０図中１０２は、Ｓ　１ｏ１４．Ｇ
　ｅＩｌ、ｌｌｓ混晶層、１０３は、Ｓ５ドーピングス
パイクを示している。

〔発明の効果〕

本発明によれば、圧縮歪を有する単体Ｇｅ層に形成され
た、高移動度、高飽和速度、高濃度の２次元ホールガス
によって、電界効果トランジスタ及びバイポーラトラン
ジスタの高速化が実現できる。

【図面の簡単な説明】

第１図は、本発明の基本構造の断面図、第２図は公知例
の断面図、第３図は、Ｇｅのホール移動度の温度特性図
、第４．６，７，８，９．１０図は、本発明の実施例の
断面図、第５図は、本発明の基礎となる実験結果を示す
図である。 １・・・基板、 ２−・Ｓ　ｌ　ｌ−ｙ、３　Ｇ　ｅ　ＸＳバッファー層
、３・・・ＧｅＪｌｉ ４−　Ｓ　］、　１−ＸＧ　ｅ　ｘＭ ゛くパ 図面の浄ｊ′！′（内容に変更なし） カ 暖 （幻 −ｒ 乃 （２） Ａ度 ＣＫ） カ　４　回 （幻 第 図 （ｂ） ρ Ｉ・ｌ ＩＩ’　　　Ｌ！Ｊ・３　　　／・４ ハ′ワ７７−庸のδｒ＃Ａ Ｉ・５ １−χＳ Ｚ／ 門ｔ（２，＋ヤネＩＬ斥 オ・−ル０ヤ舎り斥　〔ｒ領ンレ−ｇ 砧 へ 偽 ＼４ （０ ９ 図 男 ／ρ 図 ／θ３ Ｓｈトーヒ′ン７−スハ１４ノ

Claims (1)

1. 【特許請求の範囲】 １、キャリアの走行する層が、ゲルマニウム層からなり
   、該ゲルマニウム層は歪制御層上に設けられてなり、上
   記ゲルマニウム層が圧縮歪を有することを特徴とする半
   導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   ゲルマニウム層に近接した歪制御層に、ｐ型不純物が導
   入されてなることを特徴とする半導体装置。 ３、特許請求の範囲第１項記載の半導体装置において、
   ゲルマニウム層にｐ型不純物が導入されてなることを特
   徴とする半導体装置。 ４、特許請求の範囲第３項記載の半導体装置において上
   記歪制御層はＳｉ＿１＿−＿ｘ＿ｓＧｅ＿ｘ＿ｓ混晶か
   らなり、かつ、該歪制御層の混晶比ｘｓが０．５≦ｘｓ
   ≦０．９であることを特徴とする半導体装置。 ５、ベース層がゲルマニウム層からなり、該ゲルマニウ
   ムベース層が圧縮歪を有することを特徴とする半導体装
   置。 ６、特許請求の範囲第２項記載の半導体装置において、
   上記ゲルマニウムベース層が Ｐ−Ｓｉ＿１＿−＿ｘＧｅ＿ｘ（０＜ｘ＜１）／ｉ−Ｇ
   ｅからなる構造を有することを特徴とする半導体装置。 ７、特許請求の範囲第２項記載の半導体装置において、
   上記ゲルマニウムベース層にＰ型不純物が導入されてな
   ることを特徴とする半導体装置。 ８、基板と、該基板上に設けられた歪制御層と、該歪制
   御層上に設けられたゲルマニウム層と、該ゲルマニウム
   層上に設けられた第１の層とを有する半導体装置におい
   て、 上記ゲルマニウム層を上記半導体装置のキャリアが走行
   することを特徴とする半導体装置。 ９、上記ゲルマニウム層は、電界効果型トランジスタの
   チャネル層であり、上記第１の層の上にはゲート電極が
   設けられていることを特徴とする請求項８記載の半導体
   装置。 １０、上記ゲルマニウム層は、バイポーラトランジスタ
   のベース層であることを特徴とする請求項８記載の半導
   体装置。 １１、上記歪制御層は、Ｓｉ＿１＿−＿ｘ＿ｓＧｅ＿ｘ
   ＿ｓ混晶層からなり、かつ混晶比ｘｓが、０．５≦ｘｓ
   ≦０．９であることを特徴とする請求項８乃至１０の何
   れかに記載の半導体装置。 １２、上記ゲルマニウム層の厚みは、１０ｎｍ以上、３
   ０ｎｍ以下であることを特徴とする請求項８乃至１１の
   何れかに記載の半導体装置。 １３、上記歪制御層は、Ｓｉ＿１＿−＿ｘ＿ｓＧｅ＿ｘ
   ＿ｓ混晶からなり、かつ、０．１５≦１−ｘｓ≦０．４
   ５であることを特徴とする請求項８、９、１０、１２の
   うち何れかに記載の半導体装置。