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KR100436053B1 - 반도체장치제조방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
폴리실리콘막 식각시 마스크인 포토레지스트 내에 전자가 챠지-업되는 것을 방지하여 전자의 패스를 형성하여줌으로써, 누설전류 및 게이트 산화막 손상 문제를 해결하고자 함.
3. 발명의 해결 방법의 요지
게이트 전극용 폴리실리콘막 식각시 TiN 또는 Ti를 식각마스크로 사용한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정중 게이트 전극 식각 공정에 적용됨.

Description

반도체 장치 제조 방법
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 게이트 전극을 패터닝하기 위한 마스크 및 식각 공정에 관한 것이다.
통상적인 다이나믹 램(Dynamic RAM) 제조 공정에서 첫번째 폴리실리콘막은게이트 전극 및 워드라인으로 사용되고 있으며, 기판에 채널을 구성하여 소자를 구동시키는 중요한 역할을 하고 있다. 이러한 특성으로 인하여 활성영역에서의 폴리실리콘층은 얇은 게이트 산화막 위로 형성된다.
도 1은 종래기술에 따른 게이트 전극용 폴리실리콘막의 패터닝 공정을 나타내는 것으로, 소자분리막(12)이 형성된 실리콘기판(11) 상에 게이트산화막(13)이 형성되어 있고, 그 상부에는 게이트 전극용 폴리실리콘막(14)이 포토레지스트 패턴(15)을 마스크로하여 식각되어 있다.
이와같이 종래에는 비전도성 유기물질인 포토레지스트를 마스크로하여 게이트전극용 폴리실리콘막을 식각하고 있는데, 이때 전자(Electron)가 포토레지스트의 측벽에 침해(Impingement), 챠지-업(Charge-up)되어 기판에 과잉 이온 전류(Ion Current)을 야기시키며, 이로 인하여 누설전류가 발생하고 게이트 산화막이 손상된다.
이는 포토레지스트의 측벽에 침해된 전자들이 유기물질인 포토레지스트 내에서 이동할 수 없기 때문에 챠지-업되어 식각원 플라즈마에서 기판으로 전자 흐름을 전기적으로 차단하며 이로 인해 기판에 과잉 이온전류를 야기하여 기판의 약한 부분인 게이트 산화막을 뚫고 전하가 들어감에 따라 누설전류 및 게이트 산화막 손상 문제가 발생되는 것이다.
본 발명은 게이트전극용 폴리실리콘막의 식각시, 포토레지스트가 아닌 도전성의 마스크를 사용하여 폴리실리실리콘을 식각하므로써, 폴리실리콘 식각 과정에서 생성된 전자가 도전성 마스크에 챠지-업되는 것을 방지하여 줌으로써, 누설전류 및 게이트 산화막 손상 문제를 해결하는 반도체 장치 제조 방법을 제공함을 그 목적으로 한다.
도 1은 종래기술에 따른 게이트 전극용 폴리실리콘막의 패터닝 공정을 나타내는 단면도,
도 2A 내지 도 2F는 본 발명의 일실시예에 따른 게이트 전극 패터닝 공정도.
* 도면의 주요부분에 대한 부호의 설명
21: 실리콘 기판
22: 소자분리막
23: 게이트 산화막
24: 게이트 전극용 폴리실리콘막
25: 티타늄(Ti) 또는 티타늄질화막(TiN)
26: 포토레지스트 패턴
본 발명은 반도체 기판 상에 게이트 산화막, 게이트전극용 폴리실리콘막, 및 도전성의 전이금속막을 차례로 형성하는 단계; 상기 전이금속막에 상에 게이트 마스크용 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로하여 상기 전이금속막을 식각하고 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 식각되어 패터닝된 전이금속막을 식각 마스크로하여 상기 폴리실리콘막을 식각하는 단계를 포함하여 이루어진다.
도 2A 내지 도 2F는 본 발명의 일실시예에 따른 게이트 전극 패터닝 공정도로서, 먼저, 도 2A는 소자분리막(22)이 형성된 실리콘기판(21)상에 게이트 산화막(23) 및 게이트 전극용 폴리실리콘막(24)을 차례로 형성한 상태이다.
이어서, 도 2B와 같이 폴리실리콘막(24) 상에 실리사이드용 티타늄(Ti) 또는 티타늄질화막(TiN),(25)을 도포하는데, 그 두께는 폴리실리콘막(24)의 두께와 식각선택비를 고려하여 충분한 식각마스크 역할을 할 수 있을 정도의 두께로 설정한다.
이어서, 도 2C와 같이 티타늄 또는 티타늄질화막(25)상에 기존의 게이트 전극 마스크 공정과 동일하게 포토레지스트 패턴(26)을 형성하는데, 이 포토레지스트 패턴(26)은 실질적인 폴리실리콘막 식각 마스크가 아니고, 티타늄 또는 티타늄질화막(25) 식각 마스크이다.
게속해서, 도 2D와 같이 티타늄 또는 티타늄질화막(25)을 식각하여 패턴(25a)을 형성하고, 도 2E와 같이 포토레지스트 패턴(26)을 제거한 다음, 도 2F와 같이 티타늄 또는 티타늄질화막 패턴(25a)을 식각장벽으로하여 폴리실리콘막(24)을 식각하여 폴리실리콘막 패턴(24a)을 형성한다.
여기서, 폴리실리콘막 식각시, 마스크 물질인 티타늄 또는 티타늄질화막은 도전성 물질로서 전자가 차지-업되지 않기 때문에 플라즈마 식각원에서 기판으로의 전자 흐름을 방지하지 않아 누설전류 및 게이트 산화막 손상 문제를 해결하여 준다.
본 발명의 일실시예에서는 게이트 폴리실리콘막의 식각마스크 물질로 티타늄 또는 티타늄질화막을 사용하였으나, 이 물질 이외에 실리사이드화가 가능한 도전성 전이금속막을 사용할 수 있는 등, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 치환, 변형 등이 가능하다.
본 발명은 반도체 소자 제조공정중 게이트 전극용 폴리실리콘막 식각공정에 적용하여 기판에 과잉 이온은 제거함으로써 누설전류를 방지하고 게이트 산화막의 손상을 최소화할 수 있는 바, 이로 인하여 전기적특성의 개선으로 제품 신뢰성 향상 및 수율 증대의 효과를 얻을 수 있다.

Claims (2)

  1. 반도체 기판 상에 게이트 산화막, 게이트전극용 폴리실리콘막, 및 도전성의 전이금속막을 차례로 형성하는 단계;
    상기 전이금속막에 상에 게이트 마스크용 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로하여 상기 전이금속막을 식각하고 상기 포토레지스트 패턴을 제거하는 단계;
    상기 식각되어 패터닝된 전이금속막을 식각 마스크로하여 상기 폴리실리콘막을 식각하는 단계를 포함하여 이루어지는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 전이금속막은 티타늄 또는 티타늄질화막 임을 특징으로 하는 반도체 장치 제조 방법.
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KR950001904A (ko) * 1993-06-25 1995-01-04 김주용 게이트전극 형성방법

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