KR20010037866A - 반도체 소자의 이중 게이트 절연막 형성방법 - Google Patents
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- H10D64/01344—
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Abstract
본 발명은 공정을 보다 간략화하고, GOI특성을 향상시킬 수 있는 반도체 소자의 이중 게이트절연막 형성방법을 제공하기 위한 것으로, 반도체 기판상에 제 1 두께의 절연막을 형성하는 공정과, 상기 절연막을 제 1 영역과 제 2 영역으로 정의한 후 제 1 영역을 마스킹하는 공정과, 노출된 제 2 영역의 상기 절연막에 질소 이온을 주입하는 공정과, 습식 식각을 통해 상기 제 1 두께보다 상대적으로 얇은 제 2 두께의 게이트 절연막과 상기 제 2 두께보다 상대적으로 얇은 제 3 두께의 게이트 절연막을 형성하는 공정과, 상기 제 2 두께의 게이트 절연막상에 제 1 게이트 전극을 형성하고 상기 제 3 두께의 게이트 절연막상에 제 2 게이트 전극을 형성하는 공정을 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 이중 게이트 절연막 형성방법에 관한 것이다.
소자의 고집적화를 만족시키는 하나의 방안으로써, 동일 기판에 서로 다른 사이즈의 트랜지스터를 구성하는 기술이 제안되었다.
서로 다른 사이즈의 트랜지스터를 형성하기 위해서는 서로 다른 두께의 게이트 절연막을 형성하는 기술이 선행되어야 한다.
이하에서 서로 다른 두께의 게이트 절연막을 형성하는 방법을 설명하기로 한다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 게이트 절연막 형성방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 제 1 두께를 갖는 제 1 절연막(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 제 1 두께보다 상대적으로 얇은 제 2 두께의 절연막이 형성될 영역을 정의한다.
즉, 상기 제 1 두께의 제 1 절연막(12)상에 포토레지스트(13)를 도포한 후, 패터닝하여 제 1 두께보다 얇은 제 2 두께의 절연막이 형성될 부분만을 노출시킨다.
도 1c에 도시한 바와같이, 상기 포토레지스트(13)를 마스크로 이용한 식각 공정으로 노출된 제 1 두께의 제 1 절연막(12)을 식각하여 기판을 노출시킨다.
이후, 도 1d에 도시한 바와 같이, 포토레지스트(13)를 제거한 후, 세정 공정을 수행한다. 이후, 도 1e에 도시한 바와 같이, 산화 공정을 진행하여 제 1 두께의 제 1 절연막(12)보다 상대적으로 얇은 제 2 두께의 제 2 절연막(12a)을 형성한다.
이후, 도 1e에 도시한 바와 같이, 게이트 전극 형성용 폴리실리콘을 증착한 후, 패터닝하여 제 1, 제 2 게이트 전극(14,14a)을 형성하며 이중 게이트가 형성된다.
그러나 상기와 같은 종래 이중 게이트 절연막 형성방법은 다음과 같은 문제점이 있었다.
마스크로 사용되는 포토레지스트가 완전히 제거되지 않아 GOI(Gate Oxide Integrity)특성이 열화되는 문제가 있다.
또한, 상대적으로 얇은 게이트 절연막을 형성하기 이전에 최초 게이트 절연막의 두께를 조절해 주어야 하므로 공정상 복잡하고, 공정 수가 많아지는 문제점이 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 공정을 보다 간략화하고, GOI특성을 향상시킬 수 있는 반도체 소자의 이중 게이트절연막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 이중 게이트 절연막 형성방법을 설명하기 위한 공정단면도
도 2a 내지 2d는 본 발명 반도체 소자의 이중 게이트 절연막 형성방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 두께의 제 1 절연막
23 : 포토레지스트 22a : 제 2 두께의 게이트 절연막
24, 24a : 제 1, 제 2 게이트 전극
상기의 목적을 달성하기 위한 본 발명의 이중 게이트 절연막 형성방법은 반도체 기판상에 제 1 두께의 절연막을 형성하는 공정과, 상기 절연막을 제 1 영역과 제 2 영역으로 정의한 후 제 1 영역을 마스킹하는 공정과, 노출된 제 2 영역의 상기 절연막에 질소 이온을 주입하는 공정과, 습식 식각을 통해 상기 제 1 두께보다 상대적으로 얇은 제 2 두께의 게이트 절연막과 상기 제 2 두께보다 상대적으로 얇은 제 3 두께의 게이트 절연막을 형성하는 공정과, 상기 제 2 두께의 게이트 절연막상에 제 1 게이트 전극을 형성하고 상기 제 3 두께의 게이트 절연막상에 제 2 게이트 전극을 형성하는 공정을 포함하여 이루어진다.
이하, 본 발명의 이중 게이트 절연막 형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2d는 본 발명의 이중 게이트 절연막 형성방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 두께를 갖는 제 1 절연막(22)을 형성한다.
도 2b에 도시한 바와 같이, 제 1 절연막(22)상에 포토레지스트(23)를 도포한 후, 제 1 절연막(22)의 일부가 노출되도록 패터닝하여 상기 제 1 절연막(22)을 제 1 영역(Ⅰ)과 제 2 영역(Ⅱ)으로 정의한다.
이때, 포토레지스트(23)에 의해 마스킹되는 제 1 영역(Ⅰ)은 두꺼운 게이트 절연막이 형성될 영역이고, 노출된 제 2 영역(Ⅱ)은 상기 두꺼운 게이트 절연막보다 상대적으로 얇은 게이트 절연막이 형성될 영역이다.
이어, 상기 패터닝된 포토레지스트(23)를 마스크로 이용하여 상기 제 2 영역(Ⅱ)에만 질소(또는 질소를 함유한 이온) 이온을 주입한다.
그리고 도 2c에 도시한 바와 같이, 이후, 에셔(asher) 및 세정 공정을 통해 상기 포토레지스트(23)를 제거한 후, 도 2d에 도시한 바와 같이, 습식 식각을 공정을 진행하여, 제 1 두께보다 상대적으로 얇은 제 2 두께의 게이트 절연막(22a)과, 상기 제 2 두께의 게이트 절연막(22a)보다 상대적으로 얇은 제 3 두께의 게이트 절연막(22b)을 형성하면 본 발명의 반도체 소자의 이중 게이트 절연막 형성공정이 완료된다.
이때, 질소 이온이 주입된 부분의 절연막은 질소 이온이 주입되지 않은 부분에 비해 상대적으로 식각 속도가 느리므로 습식 식각을 진행하면 질소 이온이 주입되지 않은 부분의 절연막에 비해 적게 식각된다.
이후, 상기 제 2 두께의 게이트 절연막(22a) 및 제 3 두께의 게이트 절연막(22b)상에 폴리실리콘층을 형성한 후, 사진식각 공정으로 패터닝하여 제 1 게이트 전극(24)과, 제 2 게이트 전극(24a)을 형성한다.
이상 상술한 바와 같이, 본 발명의 반도체 소자의 이중 게이트 절연막 형성방법은 다음과 같은 효과가 있다.
첫째, 한 번의 식각 공정으로 두꺼운 게이트 절연막과 얇은 게이트 절연막을 형성하므로 공정을 간략화할 수 있다.
둘째, 포토레지스트에 의한 오염을 줄일 수 있기 때문에 GOI특성을 향상시킬 수 있다.
셋째, 게이트 전극을 형성한 후, 열처리 공정시 질소 이온이 더 깊이 들어가서 핫 캐리어 특성을 개선시킬 수 있다.
Claims (2)
- 반도체 기판상에 제 1 두께의 절연막을 형성하는 공정과,상기 절연막을 제 1 영역과 제 2 영역으로 정의한 후 제 1 영역을 마스킹하는 공정과,노출된 제 2 영역의 상기 절연막에 질소 이온을 주입하는 공정과,습식 식각을 통해 상기 제 1 두께보다 상대적으로 얇은 제 2 두께의 게이트 절연막과 상기 제 2 두께보다 상대적으로 얇은 제 3 두께의 게이트 절연막을 형성하는 공정과,상기 제 2 두께의 게이트 절연막상에 제 1 게이트 전극을 형성하고, 상기 제 3 두께의 게이트 절연막상에 제 2 게이트 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 이중 게이트 절연막 형성방법.
- 제 1 항에 있어서, 상기 제 1 영역을 마스킹하는 공정은,상기 제 1 절연막상에 포토레지스트를 도포한 후, 상기 제 2 영역의 제 1 절연막이 노출되도록 포토레지스트를 패터닝하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 이중 게이트 절연막 형성방법.
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| KR1019990045599A KR20010037866A (ko) | 1999-10-20 | 1999-10-20 | 반도체 소자의 이중 게이트 절연막 형성방법 |
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| KR1019990045599A KR20010037866A (ko) | 1999-10-20 | 1999-10-20 | 반도체 소자의 이중 게이트 절연막 형성방법 |
Publications (1)
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| KR20010037866A true KR20010037866A (ko) | 2001-05-15 |
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| KR1019990045599A Withdrawn KR20010037866A (ko) | 1999-10-20 | 1999-10-20 | 반도체 소자의 이중 게이트 절연막 형성방법 |
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| KR (1) | KR20010037866A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030001827A (ko) * | 2001-06-28 | 2003-01-08 | 삼성전자 주식회사 | 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 |
| KR20030001763A (ko) * | 2001-06-27 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조방법 |
| KR100678321B1 (ko) * | 2005-12-14 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 서로 다른 두께의 게이트 유전층들을 형성하는 방법 |
| KR100811377B1 (ko) * | 2002-06-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 이중 게이트 산화막 형성 방법 |
-
1999
- 1999-10-20 KR KR1019990045599A patent/KR20010037866A/ko not_active Withdrawn
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| KR20030001763A (ko) * | 2001-06-27 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체소자 및 그의 제조방법 |
| KR20030001827A (ko) * | 2001-06-28 | 2003-01-08 | 삼성전자 주식회사 | 이중 게이트 산화막을 갖는 반도체 소자의 제조방법 |
| KR100811377B1 (ko) * | 2002-06-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 이중 게이트 산화막 형성 방법 |
| KR100678321B1 (ko) * | 2005-12-14 | 2007-02-02 | 동부일렉트로닉스 주식회사 | 서로 다른 두께의 게이트 유전층들을 형성하는 방법 |
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