KR100425919B1

KR100425919B1 - 세라믹 전자 부품

Info

Publication number: KR100425919B1
Application number: KR10-2002-0002679A
Authority: KR
Inventors: 고다마마사히로; 기시모토아츠시; 가와모토미츠토시; 니이미히데아키; 안도아키라
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2001-01-18
Filing date: 2002-01-17
Publication date: 2004-04-01
Anticipated expiration: 2022-01-17
Also published as: CN1366311A; KR20020062190A; US6911893B2; TWI256062B; CN1188871C; JP3636075B2; JP2002217004A; US20020130318A1

Abstract

본발명의 세라믹 전자 부품은 반도체 세라믹 층들과 내부 전극들을 갖는 부품 몸체를 포함한다. 반도체 세라믹 층들과 내부 전극들은 교대로 적층된다. 반도체 세라믹 층들은 약 90% 이하의 상대 밀도를 갖고 어떤 소결 첨가제도 함유하지 않는다. 부품 몸체는 각 측면에 외부 전극들이 제공된다. 세라믹 전자 부품은 낮은 저항과 높은 내전압을 갖는다.

Description

세라믹 전자 부품{Ceramic electronic component}

본 발명은 세라믹 전자 부품과 관계가 있고, 더 상세하게는, 티탄산 바륨을 주로 함유한 반도체 세라믹과 같은 세라믹을 포함하는 정 온도 계수 서미스터(PTC thermistor)용 전자 부품과 관계가 있다.

티탄산 바륨 반도체 세라믹은 음극선관, 과전류 보호기 등의 자기를 없애는데 일반적으로 사용되는 PTC 서미스터에 사용되었다. 티탄산 바륨 반도체 세라믹의 저항을 낮추는 것은 소형화되고 강전류인 세라믹 전자 부품을 이끌어내고, 따라서,내부 전극을 갖는 적층 세라믹 전자 부품이 발달되었다.

기술이 진보됨에 따라, 세라믹 전자 부품의 더 높은 신뢰성이 요구되었다. 세라믹 전자 부품의 습도, 열 또는 기후 저항성을 유지하기 위하여, 이들의 표면은 보호층을 형성하기 위해 일반적으로 유기 수지 또는 무기 글래스로 덮여지고, 이에 의해 신뢰성의 저하를 방지한다. 특히, 세라믹 전자 부품은 예를 들면, 일본 특허 공보 제3-79842호에 기재된 바와 같이 부품과 이의 보호층 사이의 열 팽창 계수의 차이가 작은 물질을 사용하여 신뢰성이 향상되었다.

그러나, 공지의 적층 세라믹 전자 부품의 전극은 오믹 접촉을 확실하게 하기 위해 Ni와 같은 기본 물질을 사용해야 하고, 이를 위해 부품은 환원성 대기에서 소성되어야 한다.

또한, 유기 수지 또는 무기 글래스로 코팅하여 형성된 세라믹 전자 부품의 보호층은 패키징 과정에서 인가되어 발생된 열 또는 보드 수준 패키징 단계 이후에 주위의 전자 부품들에 의해 발생된 열에 의해 악화된다. 이와 같은 보호층은 부품과 보호층 사이의 열 팽창 계수의 차가 작을지라도 장기간 사용될 수 없다.

한편, 티탄산 바륨 반도체의 PTC 특성은 환원대기에서의 소성(burning)에 의해 저하되고, 그 결과 내전압(withstand voltage)이 낮아진다.

따라서, 본 발명의 목적은 높은 내전압을 갖는 저저항 세라믹 전자 부품을 제공하는 것이다.

도 1은 본 발명의 적층 PTC 서미스터의 예를 도시한 개략도이고,

도 2는 본 발명의 적층 PTC 서미스터의 다른 예를 도시한 개략도이다.

<도면의 주요 부분에 대한 간단한 설명>

10: PTC 서미스터 12: 부품 몸체

14: 반도체 세라믹 층 16: 내부 전극

18: 외부 전극 20: 외부 전극

22: 보호층

이를 위해, 본 발명의 한 형태에 따르면, 부품 몸체와 부품 몸체의 표면에 제공된 전극들을 포함하는 세라믹 전자 부품이 제공된다. 부품 몸체는 약 90% 이하의 상대 밀도를 갖고 글래스 성분이 주입된 세라믹을 포함한다.

본 발명의 다른 형태에 따르면, 티탄산 바륨을 주로 함유하는 세라믹을 포함하는 부품 몸체를 포함하는 세라믹 전자 부품이 제공된다. 이 세라믹은 소결 첨가제를 함유하지 않고 글래스 성분이 주입된다. 이 세라믹 전자 부품은 또한 부품 몸체의 표면에 제공된 전극을 포함한다.

본 발명의 다른 형태는 티탄산 바륨을 주로 함유하고 소결 첨가제를 함유하지 않는 반도체 세라믹을 포함하는 부품 몸체를 포함하는 세라믹 전자 부품이다. 반도체 세라믹은 글래스 성분이 주입되고 약 90% 이하의 상대 밀도를 갖는다. 이 세라믹 전자 부품은 또한 부품 몸체의 표면에 제공된 전극을 포함한다.

세라믹 전자 부품은 내부 전극과 티탄산 바륨을 주로 함유하는 반도체 세라믹 층을 추가로 포함할 수 있다. 반도체 세라믹 층과 내부 전극들은 교대로 적층된다.

세라믹 전자 부품은 글래스 성분을 함유한 보호층을 추가로 포함할 수 있다. 보호층은 부품 몸체의 표면에 제공된다.

공지의 티탄산 바륨 반도체 세라믹은 일반적으로SiO₂와 B₂O₃와 같은 소결 첨가물을 함유하지만, 본 발명의 반도체 세라믹은 어떤 소결 첨가물도 함유하지 않는다. 본 발명의 세라믹은 환원성 대기에서의 소성 후에 약간의 재산화에 의해 현저한 PTC를 나타낼 수 있다. 세라믹이 어떤 소결 첨가물도 함유하지 않는 경우, 보드 수준의 패키징 단계에서, 플럭스(flux) 등이 세라믹의 내전압을 낮춘다. 그러나, 글래스 성분을 세라믹에 주입함으로써 내전압이 낮아지는 것을 방지할 수 있다.

약 90% 이하의 상대 밀도를 갖는 세라믹 주입에 의해, 즉 소결 첨가물을 함유하지 않고, 글래스 성분을 함유하는, 본 발명의 세라믹 전자 부품은 낮은 저항과 높은 내전압을 나타낼 수 있다.

따라서, 본 발명은 높은 내전압을 갖는 예를 들면, PTC 서미스터용 저저항 세라믹 전자 부품을 제공한다.

전술한 목적들과 다른 것들, 특징적 특성 및 본 발명의 이점들은 도면을 참조로 후술되는 실시형태에 의해 보다 명확해질 것이다.

(본 발명의 바람직한 실시형태들)

(실시예 1)

BaCO₃, TiO₂및 Sm₂O₃가 반도체 세라믹 조성물을 위한 다음 분말을 준비하기 위해 혼합된다:

(Ba_0.998Sm_0.002)_1.002TiO₃

이 분말은 물에서 산화지르코늄 볼(zirconia ball)들과 함께 5시간 동안 분쇄되고 1,100℃에서 2시간 동안 배소된다. 유기 바인더(binder)가 첨가된 후, 혼합물은 시트(sheet)로 형성된다. 다음으로, Ni 내부 전극들이 그 위에 인쇄된다. 이 시트들은 적층된 후 H₂/N₂의 환원대기에서 1,200℃에서 소성된다. 다음으로, 시트들은 Ag로 형성된 외부 전극이 제공되고 도 1에 도시된 PTC 서미스터를 준비하기 위해 대기에서 700℃에서 다시 산화된다.

도 1에 도시된 PTC 서미스터(10)는 부품 몸체(12)를 포함한다. 부품 몸체(12)는 다수의 반도체 세라믹 층들(14)과 다수의 내부 전극들(16)을 포함한다. 반도체 세라믹 층들(14)과 내부 전극들(16)은 교대로 적층된다. 내부 전극들(16)은 교대로 부품 몸체(12)의 한 측면과 다른 측면에 노출된다. 외부 전극들(18a,18b)은 부품 몸체(12)의 측면에 각각 제공되고 각 측면에서 노출된 내부 전극들(16)과 연결된다.

PTC 서미스터(10)는 Na-Si-O₂글래스 용액에 한시간 동안 침지되고 600℃에서 가열되어, 글래스 성분이 주입된다. 반도체 세라믹을 포함하는 PTC 서미스터(10)는 인쇄 회로 기판에 납땜 되고, 이후 상온에서의 저항과 내전압이 측정된다.

(실시예 2)

PTC 서미스터(10)가 글래스 용액이 Li-Si-O 글래스 용액으로 대치되는 것을 제외하고는 실시예 1과 같은 공정으로 준비된 후, 상온에서의 저항과 내전압이 측정된다.

(실시예 3)

PTC 서미스터(10)가 글래스 용액이 K-Si-O 글래스 용액으로 대치되는 것을 제외하고는 실시예 1과 같은 공정으로 준비된 후, 상온에서의 저항과 내전압이 측정된다.

(비교예 1)

PTC 서미스터가 반도체 세라믹의 조성물이 SiO₂를 추가로 함유하는 조성물인 것을 제외하고는 실시예 1과 같은 공정으로 준비된다. 조성물은 다음과 같다:

(Ba_0.998Sm_0.002)_1.002TiO₃+ 0.01 SiO₂

이후, 상온에서의 저항과 내전압이 측정된다.

(비교예 2)

PTC 서미스터가 반도체 세라믹의 조성물이 Al₂O₃와 SiO₂를 추가로 함유하는 조성물인 것을 제외하고는 실시예 1과 같은 공정으로 준비된다. 조성물은 다음과 같다:

(Ba_0.998Sm_0.002)_1.002TiO₃+ 0.01 SiO₂+ 0.003 Al₂O₃

이후, 상온에서의 저항과 내전압이 측정된다.

(비교예 3)

PTC 서미스터가 반도체 세라믹의 조성물이 B₂O₃를 추가로 함유하는 조성물인 것을 제외하고는 실시예 1과 같은 공정으로 준비된다. 조성물은 다음과 같다:

(Ba_0.998Sm_0.002)_1.002TiO₃+ 0.005 B₂O₃

이후, 상온에서의 저항과 내전압이 측정된다.

(비교예 4)

PTC 서미스터가 침지 단계를 생략하는 것을 제외하고는 실시예 1과 같은 공정으로 준비된 후, 상온에서 저항과 내전압이 측정된다.

저항과 내전압의 측정 결과들이 표 1에 도시된다. 표에서 "PTClog(R250/R25)(digits)"는 250℃에서의 PTC 서미스터 견본의 저항을 25℃에서의 견본의 저항으로 나눈 것의 로그(logarithm)를 나타낸다.

표 1은 낮은 PTC와 낮은 내전압을 보이는, 소결 첨가물이 첨가되지 않은, 비교예 1~3과, 높은 PTC이나 낮은 내전압을 보이는, 글래스 성분이 주입되지 않은 PTC 서미스터인 비교예 4를 도시한다. 대조적으로, 실시예 1~3은 높은 PTC와 20V의 높은 내전압을 보인다.

후술되는 PTC 서미스터 등은 상대밀도가 약 90%이하이고, 티탄산 바륨을 주로 함유하는 반도체 세라믹을 포함한다.

(실시예 4)

BaCO₃, TiO₂및 사마륨(samarium) 질산 용액이 티탄산 바륨 반도체 세라믹의 원재료로 사용된다. 이들 물질은 Ti에 대한 Sm의 몰비율이 0.0012가 되도록 계량되고, 산화 지르코늄 볼과 함께 순수한 물에서 5시간 동안 혼합된다. 화학식에서, Ti에 대한 Ba의 비율은 변한다. 다음으로 혼합물은 증발에 의해 건조되고 분말로 형성되기 위해 1,150℃에서 2시간 동안 배소된다. 배소된 분말은 확산제(dispersant) 및 순수한 물과 혼합되고 분쇄된다. 바인더 등이 슬러리를 형성하기 위해 첨가된다. 슬러리는 닥터 블레이드 법(doctor blade method)에 의해 그린 시트들로 성형된다. 내부 전극들이 그린 시트들에 Ni 페이스트와 함께 스크린 인쇄된다. 그린 시트들은 내부 전극들이 적층된 그린 시트들의 한 측면과 다른 측면에서 교대로 노출되도록 적층된다. 이후 적층된 시트들은 압착되고 절단되어 적층체가 된다. 적층체의 상부와 바닥은 내부 전극이 인쇄되지 않은 적층된 그린 시트들과 압착된다. Ni 페이스트가 외부 전극들로 기능하기 위해 적층체의 양 측면에 도포된다.

바인더가 대기에서 적층체로부터 제거된 후에, 적층체는 질소에 대한 산소의 비율이 3:100인 강환원성 대기에서 1,200℃에서 2시간 동안 소성된다. 이후 오믹 은 페이스트가 적층체에 도포된다. 적층제는 대기에서 500~1,000℃의 온도에서 한 시간 동안 다시 산화되어, 도 2에 도시된 적층된 PTC 서미스터(10)의 부품 몸체(12)가 된다.

도 2에 도시된 PTC 서미스터(10)의 부품 몸체(12)는 다수의 반도체 세라믹층들(14)과 다수의 내부 전극들(16)을 포함한다. 반도체 세라믹 층들(14)과 내부 전극들(16)은 교대로 적층된다. 내부 전극들(16)은 부품 몸체(12)의 한 측면과 다른측면에 교대로 노출된다. Ni를 함유하는 한 외부 전극(18a)이 부품 몸체(12)의 한 측면에 제공되고 이 측면에 노출된 내부 전극들(16)과 연결된다. 외부 전극(18a)은 Ag를 함유하는 외부 전극(20a)과 함께 이 표면에 제공된다. Ni를 함유하는 다른 외부 전극(18b)과 Ag를 함유하는 외부 전극(20b)이 같은 방법으로 부품 몸체(12)의 다른 측면에 제공된다.

도 2에 도시된 PTC 서미스터(10)의 부품 몸체(12)는 무기 글래스 용액에서 침지되고, 3분 동안 진공처리되고, 2시간 동안 150℃에서 건조되고 한시간 동안 500℃에서 가열된다. 그리하여, 부품 몸체(12)는 글래스 성분이 주입되어, 표면에 글래스 성분을 함유하는 15㎛의 두께를 갖는 보호층(22)으로 제공되어 PTC 서미스터(10)가 된다. 이 경우, 무기 글래스 용액은 시판용 규산염 나트륨 용액을 순수한 물과 함께 희석하여 준비된다. 무기 글래스 용액의 SiO₂·Na₂O 함유량은 약 10%이다.

도 2에 도시된 PTC 서미스터(10)의 반도체 세라믹 층들(14)의 상대밀도를 측정하기 위하여, 반도체 세라믹 층들(14)의 단면이 전자현미경으로 관찰된다. 반도체 세라믹 층들의 단면 영역은 전체 영역에 대한 반도체 세라믹층의 단면 비율을 얻기 위해 전체 단면 영역으로부터 단면의 기공(void) 영역을 제거하여 계산된다.

PTC 서미스터(10)의 특성 평가를 위해, PTC 서미스터는 리플로우(reflow)에 의해 인쇄 회로 기판에 납땜된다. 이후, PTC 서미스터가 파괴될 때까지 외부 전극들(20a,20b) 사이에 전압이 인가되어, 파괴 전압이 측정된다. 부품 몸체(12)의 표면에 제공된 보호층들(22)이 충분히 기능하지 않으면, 납땜에 함유된 플럭스는 리플로우 동안 부품 몸체(12)에 스며든다. 부품 몸체(12)에 전압이 인가되는 경우, 플럭스는 부품 몸체(12)로부터 발생된 열에 의해 연소되어 PTC 서미스터는 낮은 전압에서 파괴된다. 그리하여, 글래스 성분을 함유하는 보호층들(22)의 품질이 판단된다.

(비교예 5~8)

비교를 위한 네 개의 PTC 서미스터가 준비된다. 비교예 5는 보호층들(22)이 없고; 비교예 6은 아크릴 수지로 형성된 보호층들을 갖고; 비교예 7은 5㎛ 두께의 보호층들을 갖고; 비교예 8은 상대 밀도가 95%이고 보호층들의 두께가 15㎛인 반도체 세라믹층들을 갖는다.

비교예 5~8의 상대 밀도와 파괴 전압이 실시예 4와 같은 단계로 측정되었다.

실시예 4와 비교예 5~8의 측정 결과가 표 2에 도시되었다.

표 2는 비교예 5~8이 10V보다 낮은 파괴 전압을 보이는 반면, 실시예 4는 20V의 높은 파괴 전압을 보이는 것을 도시한다.

약 90% 이하의 상대 밀도를 갖는 세라믹은 세라믹이 본 발명에서 불완전하게 소결된 것임을 의미한다.

상대 밀도가 약 90% 이하가 되도록 허용하기 위하여, 예를 들면, 티탄산 바륨 반도체 세라믹 분말용 물질인 BaCO₃와 TiO₂의 혼합물의 소성 온도와, 티탄산 바륨 반도체 세라믹의 소결 온도 사이의 차이는 약 150℃ 이하로 한정된다.

본 발명에서 언급된 소결 첨가제는 SiO₂, B₂O₃또는 Al₂O₃와 같은 세라믹 소결을 도울 수 있는 물질을 말한다.

글래스 성분으로, 알칼리-실리카 글래스, 붕소규산염(borosilicate) 글래스, 붕소규산염 납 글래스 또는 붕소규산염 바륨 글래스가 본 발명에서 사용된다. 연화 온도가 약 1,000℃ 이하인 글래스 성분이 사용되는 것이 바람직하다.

글래스 성분의 주입을 위해, 다음 방법이 적용된다:

1. 유기 솔벤트에서 글래스 성분을 함유하는 유기 합성물을 용해하고, 글래스 성분 용액에 부품 몸체를 침지한다.

2. 용융된 글래스에 부품 몸체를 침지한다.

3. 부품 몸체에 글래스를 인쇄하고, 연화온도까지 또는 점도를 더 낮출때 까지 가열하고, 압력을 인가한다.

저밀도 세라믹에 글래스 성분을 주입하는 것은 다음을 의미한다:

1. 저밀도 세라믹(어떤 소결 첨가제도 함유하지 않는다)이 환원 소성 후에 쉽게 다시 산화되어, 높은 PTC를 갖고, 또한

2. 글래스 성분의 주입은 세라믹이 실질적으로 고밀도화가 되도록 한다.

글래스 성분을 함유한 보호층을 형성하기 위해, 예를 들면, SiO₂:Na₂O의 비율이 2:1인 규산염 나트륨 용액이 본 발명에서의 물질로 사용될 수 있다. 또한, Na₂O가 상황에 따라 Li₂O, K₂O, CaO, MgO 또는 Li₂O와 Na₂O의 혼합물 등에 치환될 수도 있다. SiO₂:Na₂O의 비율은 점도 또는 용해도의 관점에서 3:1, 4:1 등이 될 수도 있다.

무기 글래스의 도포를 위해, 부품 몸체는 무기 글래스 용액으로 침지되거나, 칠해지거나 스프레이 등의 수단이 취해질 수도 있다. 또한, 공기를 배출하기 위해 글래스 용액이 주입된 부품 몸체를 진공처리하는 것에 의해, 무기 글래스 층들은 더 견고하게 형성될 수 있다.

본 발명이 특정 실시형태와 관련되어 기술되었을지라도, 본 발명의 정신과 사상으로부터 멀어지지 않으면서 다양한 변화와 수정이 만들어질 수 있다.

본 발명에 의하면, 저저항이고 높은 내전압을 갖는 PTC 서미스터를 갖는 세라믹 전자 부품이 제공될 수 있다.

Claims

표면을 가지고 있으며, 90% 이하의 상대 밀도를 가지고 글래스가 주입된 세라믹을 포함하는 부품 몸체; 및

상기 부품 몸체의 표면에 서로 간격을 두고 배치된 한 쌍의 전극들을 포함하여 구성되는 것을 특징으로 하는 세라믹 전자 부품.
제1항에 있어서, 상기 부품 몸체의 표면에 형성되고 글래스를 포함하여 구성된 보호층을 추가로 포함하는 것을 특징으로 하는 세라믹 전자 부품.
제1항에 있어서, 상기 세라믹에 주입된 상기 글래스는 약 1,000℃를 초과하지 않는 연화점을 갖는 것을 특징으로 하는 세라믹 전자 부품.
제1항에 있어서, 상기 세라믹은 다수의 반도체 티탄산 바륨 층의 적층체와, 상기 층들 사이의 다른 경계면에서 상기 적층체에 배치된 적어도 두 개의 내부 전극들을 포함하고, 상기 두 내부 전극들 각각은 상기 부품 몸체의 표면에 간격을 두고 형성된 상기 한 쌍의 전극들 중에서 서로 다른 하나에 각각 전기적으로 연결되는 것을 특징으로 하는 세라믹 전자 부품.
제4항에 있어서, 상기 부품 몸체의 표면에 글래스를 포함하는 보호층을 추가로 포함하는 것을 특징으로 하는 세라믹 전자 부품.
제5항에 있어서, 상기 세라믹에 주입된 상기 글래스는 약 1,000℃를 초과하지 않는 연화점을 갖는 것을 특징으로 하는 세라믹 전자 부품.
제1항에 있어서, 상기 세라믹은 소결 첨가제가 포함되지 않은 티탄산 바륨을 포함하는 것을 특징으로 하는 세라믹 전자 부품.
제7항에 있어서, 상기 부품 몸체의 표면에 글래스를 포함하여 구성된 보호층을 추가로 포함하는 것을 특징으로 하는 세라믹 전자 부품.
제7항에 있어서, 상기 세라믹은 다수의 상기 세라믹 층의 적층체와, 상기 층들 사이의 다른 경계면에서 상기 적층체에 배치된 적어도 두 개의 내부 전극들을 포함하고, 상기 두 내부 전극들 각각은 상기 부품 몸체의 표면에 간격을 두고 형성된 상기 한쌍의 전극들 중 서로 다른 하나에 각각 전기적으로 연결되는 것을 특징으로 하는 세라믹 전자 부품.
제9항에 있어서, 상기 부품 몸체의 표면에 글래스를 포함하는 보호층을 추가로 포함하는 것을 특징으로 하는 세라믹 전자 부품.
제10항에 있어서, 상기 세라믹에 주입된 상기 글래스는 약 1,000℃를 초과하지 않는 연화점을 갖는 것을 특징으로 하는 세라믹 전자 부품.
표면을 가지고 있으며, 소결 첨가제가 포함되지 않은 티탄산 바륨을 포함하고 글래스 성분이 주입된 반도체 세라믹을 포함하는 부품 몸체; 및

상기 부품 몸체의 표면에 간격을 두고 형성된 한 쌍의 전극들을 포함하여 구성되는 것을 특징으로 하는 세라믹 전자 부품.
제12항에 있어서, 상기 부품 몸체의 표면에 형성되고 글래스를 포함하는 보호층을 추가로 포함하는 것을 특징으로 하는 세라믹 전자 부품.
제12항에 있어서, 상기 세라믹은 다수의 반도체 티탄산 바륨 층의 적층체와, 상기 층들 사이의 다른 경계면에서 상기 적층체에 배치된 적어도 두 개의 내부 전극들을 포함하고, 상기 두 내부 전극들 각각은 상기 부품 몸체의 표면에 간격을 두고 형성된 상기 한 쌍의 전극들 중 서로 다른 하나에 각각 전기적으로 연결되는 것을 특징으로 하는 세라믹 전자 부품.
제14항에 있어서, 상기 부품 몸체의 표면에 형성되고 글래스를 포함하는 보호층을 추가로 포함하는 것을 특징으로 하는 세라믹 전자 부품.
제15항에 있어서, 상기 세라믹에 주입된 상기 글래스는 약 1,000℃를 초과하지 않는 연화점을 갖는 것을 특징으로 하는 세라믹 전자 부품.
제12항에 있어서, 상기 세라믹에 주입된 상기 글래스는 약 1,000℃를 초과하지 않는 연화점을 갖는 것을 특징으로 하는 세라믹 전자 부품.