KR100424359B1 - Ｄ급 증폭기 - Google Patents

Abstract

본 발명은, 고주파 기준 신호(E)가 오디오 신호와 같은 입력 신호에 의해 펄스폭 변조되고, 한쌍의 양극성 펄스 구동 신호(I, J)가 생성되는 D급 증폭기로서, 이 증폭기는, 펄스 구동 신호의 DC 성분에 대응하고 펄스폭 변조기의 조정을 위해 그 변조기에 피드백되는 평균값을 가지는 신호를 형성하는 에러 발생기를 포함한다. 고주파 기준 신호(E)는 제1 클록 신호(A)로부터 생성되고, 펄스 구동 신호 각각의 개개의 펄스는 제1 클록 신호(A)로부터 얻어지는 제2 클록 신호(C)를 통해 제어된다.

Description

Ｄ급 증폭기{Class D Amplifier}

전기통신, 영상 및 음향 측정에 있어서의 광범위한 휴대용 제품 뿐만 아니라 보청기 및 그밖의 마이크로 전자공학에 관해서는, 장치의 중량 및 물리적 치수가 장치의 응용분야 및 시장성에 중요한 역할을 한다.

전형적으로는, 소비전력이 휴대용 장치의 정확한 중량 및 물리적 치수를 결정하는 중요한 요인 중 하나이다. 따라서, 많은 관련성에 있어서도, 소비전력을 가능한 한 많이 감소시키려는 시도가 중요시된다.

D급 증폭기의 기능에는, 일정한 고주파 신호를 오디오 신호와 같은 적절한 신호에 의해 펄스폭 변조하는 것이 포함된다. 변조된 신호는 확성기와 같은 부하(負荷)를 통해 방산(放散)되고, 고주파 신호의 주파수는 그 부하를 구성하는 저역 필터의 전달 범위보다 상당히 높기 때문에, 고주파 변조 성분이 여과되어 제거된다.

D급 증폭기는, 예를 들어, AB급 증폭기와 비교하여, 소수의 구성요소로 구성된다는 것과 소비전류가 매우 적다는 것을 특징으로 한다.

그러나, 공지의 D급 증폭기의 전형적인 문제는, 신호가 없을 때 비교적 높은 DC 아이들링 전류(idling current)가 부하를 통해 흐르는 것이다.

미국 특허 제5,352,986호에는, 결합된 부하를 위한 전력 스테이지(power stage)를 구동하기 위해 펄스폭 변조되어 사용되는 반대 극성의 2개의 고주파 펄스의 각 펄스 시간의 평균으로부터 얻어지는 신호를 피드백함으로써 아이들링 전류를 최소화시키는 D급 증폭기가 개시되어 있다. 이렇게 하여, 펄스폭 변조기에서의 아날로그 성분과 관련하여 발생할 수 있고 부하를 통하는 원하지 않는 무(無)신호 DC 전류를 야기하는 오프셋 에러에 대한 보정이 이루어진다.

이 문헌은, 본원의 청구범위의 청구항 제1항의 전제부에 기재된 기술적 사항의 기초를 형성한다.

그러나, 상기 미국 특허 제5,352,986호에 개시된 회로는 부하를 통하는 DC 전류에 대한 충분히 정확한 보상을 제공할 수 없는 것으로 고려된다.

본 발명은, 예를 들어, 오디오 신호인 입력 신호의 증폭을 위한 D급 증폭기로서, 고주파 기준 신호가 입력 신호에 의해 펄스폭 변조되는 펄스폭 변조기와, 소정 시간에 있어서의 입력 신호의 진폭에 대응하는 듀티 사이클(duty cycle)을 가지는 한쌍의 양극성 펄스 구동 신호가 생성되는 차분(差分) 발생기, 및 2개의 펄스 구동 신호에 의해 그 펄스 구동 신호의 평균 DC 성분에 대응하는 신호를 형성하고, 이 신호가 펄스폭 변조기의 조정을 위해 펄스폭 변조기로 피드백되어, 증폭된 AC 신호의 평균 DC 부분이 제로에 가깝게 되게 하는 에러 발생기를 포함하는 D급 증폭기에 관한 것이다.

도 1은 본 발명에 따른 D급 증폭기를 나타낸다.

도 2는 본 발명에 따른 D급 증폭기의 신호 시퀀스를 나타낸다.

본 발명의 주 목적은 DC 피드백을 이용하여 D급 증폭기에서의 DC 에러를 더욱 감소시키는데 있다.

본 발명의 다른 목적은, 예를 들어, 회로의 대부분에서 ASIC 설계를 실현함으로써 아날로그 회로요소의 사용을 가능한 한 최소화하여 결합기(coupling)의 제조비용을 감소시키고, 또한, 결합기의 조정 및 교정을 대폭 감소시키거나 완전히 회피하는데 있다.

상기 목적들은, 본원의 청구범위의 청구항 제1항에 기재된 발명, 즉, 오디오 신호인 입력 신호의 증폭을 위한 D급 증폭기로서, 고주파 기준 신호가 입력 신호에 의해 펄스폭 변조되는 펄스폭 변조기와, 소정 시간에 있어서의 입력 신호의 진폭에 대응하는 듀티 사이클(duty cycle)을 가지는 한쌍의 양극성 펄스 구동 신호가 생성되는 차분(差分) 발생기, 및 2개의 펄스 구동 신호에 의해 그 펄스 구동 신호의 평균 DC 성분에 대응하는 신호를 형성하고, 이 신호가 상기 펄스폭 변조기의 조정을 위해 상기 펄스폭 변조기로 피드백되어, 증폭된 AC 신호의 평균 DC 부분이 제로(0)에 가깝게 되게 하는 에러 발생기를 포함하는 D급 증폭기에 있어서, 상기 고주파 기준 신호가 제1 클록 발생기로부터 생성되고, 상기 펄스 구동 신호 각각에서의 개개의 펄스의 전연(前緣)(leading edge)이나 또는 후연(後緣)(trailing edge)이 상기 제1 클록 신호로부터 얻어지는 제2 클록 신호와 동시에 발생하도록 제어되는 것을 특징으로 하는 D급 증폭기에 의해 달성된다.

본 발명에 따른 D급 증폭기는 특히 효율이 높고 제조비용이 낮다. 본 결합기(coupling)에서는, 전형적으로는 피크 레벨의 0.1% 이하의 DC 에러 전류가 달성된다.

이 결합기는 조정을 필요로 하지 않고, 온도에 관하여 매우 안정적이다.

또한, 이 결합기에서는, 통상 신호 레벨이 낮은 경우에 가장 현저한 크로스오버 왜곡(cross-over distortion)의 정도가 매우 낮다.

공지의 D급 증폭기에서는, 크로스오버 왜곡을 감소시키기 위해, 전형적으로는 작동이 어떤 시간적 중첩을 가지고 이루어진다. 입력 신호에 어떤 제한이 있는 경우, 짧고 또한 양 출력에서 동시에 나타나는 신호가 여전히 발생한다. 그렇지 않으면, 데드 밴드(dead band)가 생기고, 이 경우, 무(無)신호로부터 어떤 낮은 신호 레벨로의 신호 변화에 의해 출력 신호에 단계적 변화가 생긴다. 본 결합기는 시간적 중첩을 10의 수 제곱만큼 감소시키는 것을 가능하게 하여, 이것에 상응하여 무신호 소비전류도 감소한다.

또한, 전류를 어느 정도 줄일 수 있어 에러 조정 회로의 복잡성이 크게 감소된다.

본 실시예에서는 오디오 신호인 입력 신호는 커패시터(C8)를 통과하고, 연산 증폭기(IC8B)를 포함하는 전치 증폭기에 공급되며, 그의 이득(gain)은 조정가능한 저항 네트워크(Rf)에 의해 조절되고, 그의 오프셋 레벨은 연산 증폭기의 정(正)의 입력에 인가되는 전압(V_BIAS)에 의해 설정될 수 있다. 연산 증폭기(IC8B)에서 증폭된 아날로그 신호(F)는, 다음의 회로 소자, 즉, 램프(ramp) 발생기를 형성하는 정(定)전류 발생기(I1)/커패시터(C5), 비교기(IC7B) 및 OR 회로(IC5A)로 주로 구성되는 종래의 펄스폭 변조기에 공급된다.

시스템 클록 회로는. 예를 들어, 32 kHz의 입력 신호와 비교하여 상대적으로 높은 클록 주파수를 발생시키기 위해 수정(水晶)의 주위에 통상의 방식으로 구성된다. 이 회로는 버퍼 링크, NAND 회로(IC3A)에서 반전되는 시스템 클록 신호(제1 클록 신호)(A)를 생성한다.

시스템 클록 신호(A)는 회로 소자(IC3B), 램프 리셋 타이밍 회로 R8/C11/OR 회로(IC2A)에 의해 램프 리셋 신호(D)로 변환되고, 링크(R8/C11)는 램프 리셋 신호(D)의 펄스 지속시간을 결정한다. 램프 리셋 신호(D)는 전기 스위치(IC6A)를 통해 램프 발생기(I1/C5)를 제로로 설정하므로, 주파수가 비교적 높은 톱니파 형상의 기준 신호(E)가 발생된다. 이 톱니파 기준 신호(E)는 비교기(IC7B)에서, 음향 신호로부터 얻어진 신호(F)와 비교되고, 그의 출력 신호가 펄스 변조된 출력 신호(G)를 형성한다. 그 출력 신호(G)로부터 OR 회로(IC5A)에 의해 펄스폭 변조된 신호(H)가 생성되고, 그의 듀티 사이클(duty cycle)은 소정 시간에서의 아날로그 입력 신호의 진폭에 대응한다.

OR 회로(IC2C)와 NAND 회로(IC3C)로 이루어진 차분(差分) 발생기는 펄스폭 변조된 펄스 열(train)(H)을 2개의 양극성 펄스 열(양극성 펄스 구동 신호)(I, J)로 변환한다. 다음에 이들 펄스 구동 신호는 직접 증폭되어 확성기와 같은 부하(load)에 인가되어야 한다.

제2 클록 신호, 즉, 기준 클록 신호 또는 ref 클록 신호(C)는 시스템 클록 신호(A)로부터 유사하게 얻어지고, 이것에 관련하여, ref 클록 신호(C)가 램프 리셋 신호(D)로부터 시간적으로 오프셋하여 있으나 그 램프 리셋 신호(D)와 동시에 생기도록 버퍼 링크, IC2B 및 IC2D를 통해 지연된다.

OR 회로(IC2C)에 의해, ref 클록 신호(C)는 펄스 열(I)의 개개의 펄스의 후연(後緣)이 사실상 ref 클록 신호(C)에서의 정(正)의 변화(C₀)와 거의 일치하도록 제어한다. 마찬가지로, NAND 회로(IC3C)에 의해, ref 클록 신호(C)는 펄스 열(J)의 개개의 펄스의 전연(前緣)이 사실상 ref 클록 신호(C)에서의 정의 변화(C₀)와 거의 일치하도록 제어한다.

전력 스테이지(power stage)(IC1B)는 신호(I, J)를 증폭하고, 본 실시예에서는 확성기인 부하를 위한 단자에 바로 결합된다. 이 전력 스테이지에는, 전력 스테이지로부터의 고주파 방사(放射)를 줄이기 위해 슬루율(slew-rate) 제한 출력이 제공된다.

펄스 구동 신호(I, J) 각각은 인버터(IC6A, IC6B) 각각을 통해 전기 스위치를 구동하고, 그의 출력들은 접속부(K)에서 결합된다. 펄스 구동 신호(I)는 스위치(IC4B)를 구동하여 정(正)의 기준 전압을 가지는 펄스를 생성하는 한편, 펄스 구동 신호(J)는 스위치(IC4C)를 구동하여 제로의 전압을 가지는 펄스를 생성한다. DC 에러에 관련한 정보는 증폭기의 입력에 신호가 인가되지 않을 때 신호(I, J)로부터 직접 얻어지는데, 이것은 그 신호들 중 하나의 신호(I 또는 J)의 펄스 길이가 DC 에러를 나타내는 위상 에러를 직접 나타내기 때문이고, 이 DC 에러는 무엇보다도 펄스폭 변조 회로에서의 오프셋 에러 및 지연 때문에 아날로그 성분에 대한 허용 오차에 의존하여 쉽게 발생한다.

신호(K)는 링크(R3/C4)를 통해 통합되어, 펄스 열(I, J) 각각의 평균 값을 형성함으로써, 펄스폭 변조기에서 발생한 DC 에러를 나타낸다. 예를 들어, "글리치(glitch)"와 같은 R2/C6에 의해 고주파 성분이 여과된 신호도 비교기(IC8B)의 정의 입력에 피드백되어, 발생된 DC 에러를 보상하도록 오프셋이 조절된다.

다음, 도 2를 참조하여 본 발명에 따른 신호 시퀀스를 보다 상세히 설명한다.

도 2로부터 보여지는 바와 같이, 모두 시스템 클록으로부터 얻어지는 신호들인 신호(A, B, C)는 서로에 대하여 오프셋되어 있다. 이것은 톱니파 발생기로부터의 "글리치"의 부(負)의 효과를 없애기 위한 것이다. ref 클록 신호(C)는 램프 리셋 펄스(D)에 대하여 약간 지연되어 있고, 이 펄스(D)가 톱니파 펄스(E)를 규정하기 때문에, 기준 클록 신호(C)의 주기는 톱니파 펄스(E)의 주기와 정확하 동일한 길이이지만 약간 오프셋되어 있다.

그 신호들은, 32 kHz의 시스템 클록 신호에 대응하는 대략 32 ㎲의 신호(A)의 주기에 대응하는 것으로 나타내어져 있다.

ref 클록 신호(C)에 의해 규정되는 기준 시간이 되는 상승 플랭크(rising flank)(C₀)는 톱니파 펄스의 플랭크들 사이 중간점에 있는 것을 알 수 있다. 이 지점은 각 톱니파 펄스상의 기준점을 나타낸다. 이 지점은 톱니파 펄스의 플랭크들 사이의 정확한 기하학적 중간점을 구성할 필요는 없으나, 각 톱니파 펄스상에 동일한 위치를 갖는 지점을 규정한다.

도 2에서는, 증폭되고 오프셋 조절된 아날로그 입력 신호(F)에 대한 다수의 신호 값이 톱니파 펄스(E)에 중첩하는 것으로 나타내어져 있다. F_h는 고(高) 신호 레벨을 나타내고, F_i는 아이들링 전압(idling voltage)에 가까운 신호 레벨을 나타내고, F_l은 저(低) 신호 레벨을 나타낸다.

신호(A)는 32 kHz 시스템 클록 신호에 대응하는 주기로서 나타내어져 있다.

이들 3개 입력 레벨에 대한 신호 구동 펄스(G, H, I, J)의 형성을 포함한 신호 시퀀스가 도 2에서 톱니파 펄스(E) 아래에 기호 h, i, l로 나타내어져 있다.

고 신호 레벨(F_h)의 경우, 비교기(IC7B)는 톱니파 펄스(E)가 F_h를 초과한 때 하이(high)로부터 로(low)로 변화한다. 이 변화가 양극성 펄스 구동 신호(I_h)의 후연을 규정한다. 펄스 구동 신호(I_h)의 전연은 ref 클록 신호(C)의 상승 플랭크(C₀)에 의해 규정된다.

저 신호 레벨(F_l)의 경우, 아날로그적으로, 비교기(IC7B)는 톱니파 펄스(E)가 F_l을 초과한 때 하이로부터 로로 변화한다. 이 변화가 양극성 펄스 구동 신호(I_l)의 전연을 규정한다. 펄스 구동 신호(I_h)의 후연은 ref 클록 신호(C)의 상승 플랭크(C₀)에 의해 규정된다.

상기한 바와 같이, 신호(K)는 소위 위상 에러 신호를 나타내고, DC 에러를 보상하기 위해 오프셋 전압으로서 비교기에 피드백되는 전압(V_BIAS)을 위해 적분된다.

아이들링 신호(F_i)의 경우에는, 비교기(IC8B)는 ref 클록 신호(C)와 관련하여 어떤 지연을 가지는 하이로부터 로로의 변화를 H_i에 일으킨다. 이것은, J_i가 단기간 하강하고, 펄스 열이 이 출력으로부터 전송되는데 대하여, 다른 출력(I)은 일정하다는 것을 의미한다. 이 에러 신호는 부하를 통하는 DC 에러 전류를 발생시킨다.

그러나, 이들 단기간의 에러 펄스는 적분기 링크(R3/C4)를 통해 적분되고, 그 결과, C4를 통한 전압(V_BIAS)은 비교기(IC8B)를 거쳐 AC 입력 신호의 오프셋을 조절하여, 상기한 에러 펄스들이 무시할 수 있는 값까지 조절된다.

따라서, 상기 예로부터, V_BIAS정정 신호의 크기는 펄스(J_i)의 길이, 바꿔 말하면, ref 클록 신호(C)의 정(正)의 플랭크(C_o)에 의해 규정되는 기준점에 관하여 펄스(J_i)가 지연되는 시간의 길이에 좌우되는 것으로 된다.

V_BIAS가 조절되게 하는 것은, ref 클록의 C_o에 대응하는 진폭 값의 톱니파 신호의 기준 중간점 부근의 일정한 아이들링 신호(idling signal)만이 아니다. AC 신호가 입력에 인가될 때, 결과로서 생기는 DC 에러 전류에 의해 V_BIAS가 DC 에러에 대응하여 조절되는데, 그 이유는 AC에 의한 기여가 극성이 반대이고 크기가 같기 때문이다.

Claims (5)

1. 오디오 신호인 입력 신호의 증폭을 위한 D급 증폭기로서, 고주파 기준 신호(E)가 입력 신호에 의해 펄스폭 변조되는 펄스폭 변조기와, 소정 시간에 있어서의 입력 신호의 진폭에 대응하는 듀티 사이클(duty cycle)을 가지는 한쌍의 양극성 펄스 구동 신호(I, J)가 생성되는 차분(差分) 발생기, 및 2개의 펄스 구동 신호에 의해 그 펄스 구동 신호의 평균 DC 성분에 대응하는 신호를 형성하고, 이 신호가 상기 펄스폭 변조기의 조정을 위해 상기 펄스폭 변조기로 피드백되어, 증폭된 AC 신호의 평균 DC 부분이 제로에 가깝게 되게 하는 에러 발생기를 포함하는 D급 증폭기에 있어서,

   상기 고주파 기준 신호가 제1 클록 발생기(A)로부터 생성되고,

   상기 펄스 구동 신호(I, J) 각각에서의 개개의 펄스의 전연(前緣)이나 또는 후연(後緣)이 상기 제1 클록 신호(A)로부터 얻어지는 제2 클록 신호(C)와 동시에 발생하도록 제어되는 것을 특징으로 하는 D급 증폭기.
2. 제 1 항에 있어서,

   상기 펄스폭 변조기는, 톱니파 형상의 고주파 기준 신호(E)를 생성하는 톱니파 발생기(I1, C5, IC6A)와, 상기 입력 신호의 오프셋(offset) 조절되고 증폭된 신호(F)가 상기 톱니파 기준 신호(E)와 비교되는 비교기(IC7B)를 포함하고, 상기 제1 클록 신호(A)가 상기 톱니파 기준 신호(E)의 펄스 길이를 포함하여 톱니파 펄스를 규정하고, 상기 제2 클록 신호(C)에 의해 규정되는 기준 시간(C₀)이 상기 톱니파 펄스에 대한 2개의 하강 플랭크(flank)들 사이에 있고,

   상기 펄스 구동 신호(I, J)의 각각의 펄스 열(列)의 개개의 펄스는 상기 기준 시간(C₀)과 거의 일치하는 플랭크를 가지고,

   개개의 구동 펄스의 길이는 상기 기준 시간(C₀)과 관련하여 규정되어, 상기 펄스 구동 신호(I, J)의 DC 에러에 의해, 상기 기준 시간(C₀)의 지연과 관련하여 상기 톱니파 기준 신호(E)와 비교함으로써 상기 입력 신호로부터 증폭된 상기 신호(F)에 대한 오프셋이 조정되는 것을 특징으로 하는 D급 증폭기.
3. 제 2 항에 있어서,

   상기 제1 클록 신호(A)로부터 얻어지고 직접 상기 톱니파 기준 신호(E)를 발생시키는 제3 클록 신호(D)가 상기 제2 클록 신호(C)와 관련하여 약간 오프셋되어 있어, 상기 톱니파 기준 신호(E)의 생성에서 일어날 수 있는 "글리치"(glitch)가 상기 제2 클록 신호(C)에 의해 제어되는 상기 펄스 구동 신호(I, J)의 형성에 영향을 미치지 않는 것을 특징으로 하는 D급 증폭기.
4. 제 2 항 또는 제 3 항에 있어서,

   얻어진 입력 신호가 상기 톱니파 기준 신호(E)와 비교되는 상기 비교기(IC7B)로부터의 출력 신호(G)가 신호(H)를 형성하는 제1 디지털 기본 논리 연산기(IC5A)에 공급되고,

   상기 펄스 구동 신호(I, J)가 상기 제1 기본 논리 연산기로부터 제2 및 제3 기본 논리 연산기(IC2C, IC3C)를 거쳐 형성되고, 상기 제2 및 제3 기본 논리 연산기는 버퍼로서 기능하고, 상기 펄스 구동 신호(I, J)의 개개의 펄스가 동시에 활성으로 되지 않으나, 상기 기준 시간(C₀)과 거의 일치하는 시간동안 서로 인접하도록 하는 방식으로 상기 제1 기본 논리 연산기(IC5A)의 출력 신호(H)로부터 상기 제2 클록 신호(C)에 의해 트리거되는 것을 특징으로 하는 D급 증폭기.
5. 제 1 항에 있어서,

   상기 제1 클록 신호(A)는 수정(水晶) 주위에 구성된 클록 발생기에 의해 생성되는 것을 특징으로 하는 D급 증폭기.