KR100423765B1 - 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법 - Google Patents
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- 적어도 하나의 종형 MOS 트랜지스터를 갖는 집적 회로를 제조하는 방법으로서,제1 도전형으로 기판을 도핑하여 상기 기판의 표면에 인접한 하나의 층을 형성하는 단계;제2 도전형으로 하부층을 도핑하여 하부 도핑층을 형성함으로써 상기 트랜지스터의 제1 소스/드레인 영역을 형성하는 단계;상기 하부층 상에 배치된 중앙층을 상기 제1 도전형으로 도핑함으로써 상기 트랜지스터의 채널 영역을 형성하는 단계; 및상기 중앙층 상에 배치된 상부층을 상기 제2 도전형으로 도핑함으로써 상기 트랜지스터의 제2 소스/드레인 영역을 형성하는 단계 - 상기 상부층, 상기 중앙층 및 상기 하부층은 제1 면 및 상기 제1 면에 대향하는 제2 면을 가진 층들의 시컨스를 형성하도록 구성함 -;상기 상부층, 상기 중앙층 및 상기 하부층을 통하여 잘라낸 트렌치(trench)를 형성하고 상기 층들의 시컨스와 이와 유사한 방식으로 구성된 다른 층들의 시컨스가 제조되는 단계;상기 제1 도전형으로 도핑된 재료로 상기 트렌치를 충전함으로써 상기 층들의 시컨스의 상기 제1 면 상에 상기 채널 영역과 상기 기판 사이의 전기적인 접속을 제공하며 상기 제1 도전형으로 도핑된 접속 구조를 형성하고, 상기 층들의 시컨스의 상기 제1 면과 상기 다른 층들의 시컨스의 제1 면을 인접시키고 적어도 상기 중앙층과 상기 하부층을 횡적으로 인접시키고 상기 기판쪽으로 확장시키는 단계;게이트 유전체, 및 상기 게이트 유전체에 인접하여 적어도 상기 층들의 시컨스의 제2 면 상에 배치되는 게이트 전극을 형성하는 단계;층들의 시컨스와 다른 층들의 시컨스를 포함하는 복수의 메모리 셀을 형성하는 단계;상기 메모리 셀에 속하는 접속 구조가 형성되는 상기 트렌치를 스트립(strip) 형상으로 형성하는 단계;상기 트렌치에 평행하게 복수의 제1 분할 트렌치를, 상기 메모리 셀 중 하나와 상기 제1 분할 트렌치 중 하나가 서로 나란히 교대로 배열되도록 형성하는 단계;상기 제1 분할 트렌치에 상기 게이트 전극의 적어도 일부를 형성하는 단계;상기 하부층을 구조화 처리하여 상기 하부층으로부터 하부 비트 라인을, 상기 하부 비트라인이 상기 접속 구조에 인접하여 상기 접속 구조에 평행하게 진행하도록 형성하는 단계; 및상기 하부 비트 라인에 대하여 가로로 확장되어 상기 게이트 전극에 접속되는 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제25 항에 있어서,상기 접속 구조 상에 상기 제1 도전형과 반대인 제2 도전형으로 도핑되어 상기 상부층을 인접하여 형성된 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제25 항에 있어서,상기 복수의 제1 분할 트렌치를 형성하는 단계는상기 제1 분할 트렌치 일부를 상기 하부층으로 확장하는 단계를 포함하고,상기 하부층으로부터 상기 하부 비트 라인을 형성하는 단계는 상기 비트 라인 중 하나와 상기 트렌치 중 하나가 나란히 서로 교대로 배치되도록 상기 트렌치를 제조하는 단계를 포함하고,상기 접속 구조의 상부를 도핑 영역으로 변환시키도록 상기 접속 구조의 상부를 도핑함으로써 상기 제1 분할 트렌치를 형성한 후에 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제25 항에 있어서,상기 제1 분할 트렌치를 형성하는 단계는 상기 하부층을 통하여 잘라내는 단계를 포함하고,상기 하부층으로부터 상기 하부 비트 라인을 형성하는 단계는 상기 하부 비트 라인 중 하나가 상기 트렌치 중 하나와 상기 제1 분할 트렌치 중 하나 사이에 배치되도록 상기 트렌치와 상기 제1 분할 트렌치를 제조하는 단계를 포함하고,상기 제1 분할 트렌치에 대하여 횡적으로 제2 분할 트렌치를 형성하여 상기 하부층으로 연장하는 단계를 더 포함하고,상기 워드 라인을 형성하는 단계는 서로 인접한 게이트 전극을 그의 면(面)에서 환상(環狀)으로 상기 층들의 시컨스를 둘러싸도록 제조하는 단계를 포함하고,커패시터의 제1 커패시터 전극으로서 사용될 수 있는 커패시터 유전체를 상기 제1 층 상에 형성하는 단계, 및상기 커패시터 유전체 상에 제2 커패시터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제25 항에 있어서,상기 상부층이 부분적으로 노출되도록, 상기 상부층 상에 제1 보조층을 형성하고 상기 제1 보조층 상에 제2 보조층을 형성하는 단계 - 상기 제1 보조층과 상기 제2 보조층은 스트립(strip) 형상임 -,백 재료(back material)를 퇴적 및 에칭함으로써, 상기 제1 보조층과 상기 제2 보조층을 인접시키는 스페이서를 형성하는 단계;상기 스페이서와 상기 제2 보조층을 마스킹(masking)하여 상기 트렌치를 형성하는 단계;상기 접속 구조를 제조하고 상기 접속 구조 상에 보조 구조를 퇴적하는 단계; 및상기 제1 보조층을 노출 및 제거시키고 상기 스페이서와 상기 보조 구조를 마스킹하여 상기 제1 분할 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제28 항에 있어서,상기 제1 보조층을 제거한 후에 상기 스페이서에 인접하여 다른 스페이서를 더 형성하는 단계;상기 스페이서로 상기 다른 스페이서 및 상기 보조 구조를 마스킹함으로써 상기 제2 분할 트렌치의 폭보다 작은 폭을 가진 제1 분할 트렌치를 형성하는 단계; 및상기 워드 라인이 마스크 없이 상호 인접하는 게이트 전극을 형성할 수 있는 두께로 백 재료를 퇴적 및 에칭함으로써 상기 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제25 항에 있어서,상기 접속 구조를 형성하는 단계는 접속 구조를 에피텍시(epitaxy)에 의해서 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제25 항에 있어서,상기 접속 구조를 형성하는 단계는 다결정 반도체 재료를 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 제31 항에 있어서,상기 접속 구조를 형성하는 단계는 상기 접속 구조의 내부가 상기 접속 구조의 외부보다 더 높게 도핑되도록 도핑 농도를 증가시키는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
- 적어도 하나의 종형 MOS 트랜지스터를 갖는 집적 회로를 제조하는 방법으로서,제1 도전형으로 기판을 도핑하여 상기 기판의 표면에 인접한 하나의 층을 형성하는 단계;제2 도전형으로 하부층을 도핑하여 하부 도핑층을 형성함으로써 상기 트랜지스터의 제1 소스/드레인 영역을 형성하는 단계;상기 하부층 상에 배치된 중앙층을 상기 제1 도전형으로 도핑함으로써 상기 트랜지스터의 채널 영역을 형성하는 단계;상기 중앙층 상에 배치된 상부층을 상기 제2 도전형으로 도핑함으로써 상기 트랜지스터의 제2 소스/드레인 영역을 형성하는 단계 - 상기 상부층, 상기 중앙층 및 상기 하부층은 제1 면 및 상기 제1 면에 대향하는 제2 면을 가진 층들의 시컨스를 형성하도록 형성됨 -;상기 층들의 시컨스의 상기 제1 면 상에, 상기 채널 영역과 상기 기판 사이의 전기적인 접속을 제공하는 동종 접속 구조를 형성하는 단계 - 상기 접속 구조는 상기 제1 도전형으로 도핑되고 적어도 상기 중앙층 및 상기 하부층을 횡적으로 인접하여 상기 기판으로 확장함 -; 및게이트 유전체 및 상기 게이트 유전체에 인접하여 상기 층들의 시컨스의 적어도 상기 제2 면 상에 배치된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
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US7224024B2 (en) * | 2002-08-29 | 2007-05-29 | Micron Technology, Inc. | Single transistor vertical memory gain cell |
US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
US6804142B2 (en) * | 2002-11-12 | 2004-10-12 | Micron Technology, Inc. | 6F2 3-transistor DRAM gain cell |
US6956256B2 (en) * | 2003-03-04 | 2005-10-18 | Micron Technology Inc. | Vertical gain cell |
KR100610496B1 (ko) * | 2004-02-13 | 2006-08-09 | 삼성전자주식회사 | 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법 |
US7145186B2 (en) * | 2004-08-24 | 2006-12-05 | Micron Technology, Inc. | Memory cell with trenched gated thyristor |
JP2007189008A (ja) * | 2006-01-12 | 2007-07-26 | Elpida Memory Inc | 半導体記憶装置およびその製造方法 |
US7439135B2 (en) * | 2006-04-04 | 2008-10-21 | International Business Machines Corporation | Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same |
US8138538B2 (en) * | 2008-10-10 | 2012-03-20 | Qimonda Ag | Interconnect structure for semiconductor devices |
US20100090263A1 (en) | 2008-10-10 | 2010-04-15 | Qimonda Ag | Memory devices including semiconductor pillars |
JP4487221B1 (ja) * | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
US9184281B2 (en) * | 2013-10-30 | 2015-11-10 | Infineon Technologies Ag | Method for manufacturing a vertical semiconductor device and vertical semiconductor device |
US9397094B2 (en) | 2014-09-25 | 2016-07-19 | International Business Machines Corporation | Semiconductor structure with an L-shaped bottom plate |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5316962A (en) * | 1989-08-15 | 1994-05-31 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device having trench capacitors and vertical switching transistors |
JPH07321228A (ja) * | 1994-05-26 | 1995-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0793365B2 (ja) * | 1984-09-11 | 1995-10-09 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
US4914739A (en) * | 1984-10-31 | 1990-04-03 | Texas Instruments, Incorporated | Structure for contacting devices in three dimensional circuitry |
US4939104A (en) * | 1984-10-31 | 1990-07-03 | Texas Instruments, Incorporated | Method for forming a buried lateral contact |
US4791463A (en) * | 1984-10-31 | 1988-12-13 | Texas Instruments Incorporated | Structure for contacting devices in three dimensional circuitry |
JPH01125858A (ja) * | 1987-11-10 | 1989-05-18 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2606857B2 (ja) * | 1987-12-10 | 1997-05-07 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
JPH01227468A (ja) | 1988-03-08 | 1989-09-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US5181089A (en) * | 1989-08-15 | 1993-01-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and a method for producing the same |
US5010386A (en) * | 1989-12-26 | 1991-04-23 | Texas Instruments Incorporated | Insulator separated vertical CMOS |
JPH0425171A (ja) | 1990-05-21 | 1992-01-28 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
DE4341667C1 (de) * | 1993-12-07 | 1994-12-01 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung |
DE19519160C1 (de) * | 1995-05-24 | 1996-09-12 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
DE19617646C2 (de) | 1996-05-02 | 1998-07-09 | Siemens Ag | Speicherzellenanordnung und ein Verfahren zu deren Herstellung |
EP0899790A3 (de) * | 1997-08-27 | 2006-02-08 | Infineon Technologies AG | DRAM-Zellanordnung und Verfahren zu deren Herstellung |
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Patent Citations (2)
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---|---|---|---|---|
US5316962A (en) * | 1989-08-15 | 1994-05-31 | Matsushita Electric Industrial Co., Ltd. | Method of producing a semiconductor device having trench capacitors and vertical switching transistors |
JPH07321228A (ja) * | 1994-05-26 | 1995-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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