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KR100423765B1 - 종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법 - Google Patents

종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법 Download PDF

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KR100423765B1
KR100423765B1 KR10-2001-7003577A KR20017003577A KR100423765B1 KR 100423765 B1 KR100423765 B1 KR 100423765B1 KR 20017003577 A KR20017003577 A KR 20017003577A KR 100423765 B1 KR100423765 B1 KR 100423765B1
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인피네온 테크놀로지스 아게
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Abstract

트랜지스터는 종형 MOS 트랜지스터로서 구성되고, 제1 도전형으로 도핑된 기판(1) 상에 배열되는 층들의 시컨스(SF, SF*)를 포함한다. 상기 층들의 시컨스는 제1 소스/드레인 영역으로서의 하부층(U), 제1 도전형으로 도핑되고 채널 영역으로서 형성되는 중앙층(M), 및 제2 소스/드레인 영역으로서의 상부층(O)을 갖는다. 제1 도전형으로 도핑되는 접속 구조(V)는 기판(1)에 채널 영역을 전기적으로 접속하기 위해서 층들의 시컨스(SF, SF*)의 적어도 하나의 제1 면 상에 배열된다. 트랜지스터의 게이트 전극은 층들의 시컨스(SF, SF*)의 적어도 하나의 제2 표면 상에 배열된다. 접속 구조(V)는 층들의 시컨스(SF, SF*)와 동일하거나 다른 트랜지스터에 속할 수 있는 다른 층들의 시컨스(SF, SF*) 간에 배열될 수 있다. 접속 구조(V) 및 층들의 시컨스(SF, SF*)의 치수는 서브-리소그래피일 수 있다. 자기 조정 방식으로 제조된다. 회로는 고 패킹 밀도를 갖는 메모리 셀 배열로서 적절하다.

Description

종형 트랜지스터를 포함하는 집적 회로 및 그 제조 방법{INTEGRATED CIRCUIT COMPRISING VERTICAL TRANSISTORS, AND A METHOD FOR THE PRODUCTION THEREOF}
집적 회로 배열, 즉 기판에 집적되는 전자 회로로서는, 첫번째로 그 구성 요소들 간의 간격이 짧기 때문에 그 스위칭 속도가 높고, 두번째로 그 치수가 작기 때문에 고 패킹 밀도가 이점이다.
L. Risch 등의 "70nm 채널 길이를 갖는 종형 MOS 트랜지스터" (ESSDERC (1995) 101)에서는 소스/드레인 영역 및 채널 영역이 서로 아래로 배열되어 있는 트랜지스터를 개시하고 있다. 이러한 소위 종형 트랜지스터는 소스/드레인 영역 및 채널 영역이 서로 옆으로 배열되어 있는 종래의 평면형 트랜지스터보다 작은 면적을 취하고 있어, 집적 회로 배열의 패킹 밀도를 증가시키는 데 기여할 수 있다. 이러한 트랜지스터의 경우, 기생 바이폴라 트랜지스터 때문에 누설 전류와 같은 부동체 효과(floating-body effect)가 생길 우려가 있다. 특히, 고주파에서는 채널 영역이 전기적으로 충전될 것이다.
H. Takato 등의 "초고밀도 LSI용 고성능 CMOS 서라운딩 게이트트랜지스터(SGT)" (IEDM (1988) 222)에서는 하부 소스/드레인 영역이 채널 영역 아래에 직접 배열되지 않고 전자(前者)와 관련하여 횡적으로 오프셋되어 있는 종형 트랜지스터를 개시하고 있다. 트랜지스터를 제조하기 위해서, 실리콘 아일랜드가 기판 내에 에칭된다. 그 후, 측면에서 실리콘 아일랜드를 둘러싸는 게이트 유전체 및 스페이서 형상의 게이트 전극이 형성된다. 주입에 의해, 상부 소스/드레인 영역이 실리콘 아일랜드 상부에 형성되고, 하부 소스/드레인 영역이 실리콘 아일랜드 외측에서 횡적으로 인접하게 형성된다. 채널 영역은 상부 소스/드레인 영역 아래 부근에서 실리콘 아일랜드 내에 배치된다. 따라서, 채널 길이는 실리콘 아일랜드의 형성 중의 에칭 깊이에 의해 결정된다.
독일 특허 제 195 19 160 C1호는 각 메모리 셀이 제1 소스/드레인 영역, 하부에 배치된 채널 영역 및 게이트 전극 아래에 배치된 제2 소스/드레인 영역을 포함하며 게이트 전극에 의해 환상으로 둘러싸인 돌출형 반도체 구조를 포함하는 DRAM 셀 배열을 제안하고 있다. 메모리 셀의 반도체 구조는 행렬로 배치된다. 자기 조정 방식(self-adjusting manner)으로, 즉 조정될 마스크의 사용없이 워드선을 제조하기 위해서, 열을 따라 배열된 반도체 구조들 사이의 스페이싱은, 행을 따라 배열된 반도체 구조들 사이의 스페이싱보다 작게 한다. 워드선은 열을 따라 서로 인접하는 게이트 전극의 형성시 도전 재료를 퇴적하고 에칭백하여 제조된다.
본 발명은 적어도 하나의 트랜지스터를 갖는 집적 회로 배열 및 그 제조 방법에 관한 것이다.
도 1은 하부층, 중앙층, 상부층, 보호층, 제1 보조층, 제2 보조층, 스페이서 및 트렌치가 형성된 후의 제1 기판의 단면도.
도 2는 접속 구조, 도핑 영역 및 보조 구조가 형성되고 제2 보조층이 제거된 후의 도 1의 단면도.
도 3은 제1 보조층, 보호층, 스페이서 및 보조 구조가 제거되고, 분할 트렌치 및 트랜지스터의 층들의 시컨스가 형성된 후의 도 2의 단면도.
도 4a는 게이트 유전체 및 워드선이 형성된 후의 도 3의 단면도.
도 4b는 상부층, 도핑 영역, 분할 트렌치 및 워드선이 도시되어 있는 제1 기판의 평면도.
도 5는 하부층, 중앙층, 상부층, 스페이서, 접속 구조, 도핑 영역, 보조 구조 및 또 다른 스페이서가 제조된 후의 제2 기판의 단면도.
도 6a는 제1 분할 트렌치, 제2 분할 트렌치 및 트랜지스터의 층들의 시컨스가 형성된 후의 도 5의 단면도.
도 6b는 도 6a의 공정 단계 후의 도 6a의 단면과 수직인 제2 기판의 단면도.
도 6c는 상부층, 도핑 영역, 제1 분할 트렌치 및 제2 분할 트렌치가 도시되어 있는 제2 기판의 평면도.
도 7a는 분리 구조, 게이트 유전체, 워드선, 커패시터 유전체 및 커패시터 전극이 형성된 후의 도 6a의 단면도.
도 7b는 도 7a의 공정 단계 후의 도 6b의 단면도.
본 발명은 트랜지스터의 부동체 효과가 회피될 수 있는 동시에, 종래 기술에 비해 증가된 패킹 밀도 및 공정 정밀도로 제조될 수 있는 적어도 하나의 트랜지스터를 갖는 집적 회로 배열을 상술하는 목적으로 한다. 또한, 이러한 회로 배열의 제조 방법을 상술한다.
상기 문제점은, 기판의 표면에 인접한 층에서, 제1 도전형으로 도핑된 기판이 제공되는 적어도 하나의 종형 MOS 트랜지스터를 갖는 집적 회로 배열에 의해 해결된다. 하부층, 제1 도전형으로 도핑된 중앙층 및 상부층을 갖는 층들의 구조 시컨스가 기판 상에 배열된다. 층들의 시컨스는 하부층, 중앙층 및 상부층으로 각각 형성되는 적어도 하나의 제1 및 제2 횡면을 갖는다. 하부층은 트랜지스터의 제1 소스/드레인 영역으로서 사용될 수 있고, 중앙층은 트랜지스터의 채널 영역으로서 사용될 수 있으며, 상부층은 트랜지스터의 제2 소스/드레인 영역으로서 사용될 수 있다. 채널 영역을 기판에 전기적으로 접속하기 위해서, 제1 도전형으로 도핑된 접속 구조는, 적어도 하나의 중앙층 및 하부층에 횡적으로 인접하고 기판에 도달하도록 층들의 시컨스의 적어도 제1 면 상에 배열된다. 게이트 유전체는 층들의 시컨스의 적어도 제2 면에 인접하고, 트랜지스터의 게이트 전극은 게이트 유전체에 인접한다.
또한, 상기 문제는, 기판의 표면에 인접한 층에서 제1 도전형으로 도핑되는 기판 상에 층들의 시컨스를 형성하기 위해서, 우선 트랜지스터의 제1 소스/드레인 영역으로서 사용될 수 있는 도핑된 하부층이 형성되고, 이 위에 트랜지스터의 채널 영역으로서 사용될 수 있는 제1 도전형으로 도핑된 중앙층이 형성되며, 그 위에 트랜지스터의 제2 소스/드레인 영역으로서 사용될 수 있는 도핑된 상부층이 형성되는, 적어도 하나의 종형 MOS 트랜지스터를 갖는 집적 회로 배열을 제조하는 방법에의해 해결된다. 채널 영역을 기판에 전기적으로 접속하기 위해서, 제1 도전형으로 도핑된 접속 구조는 적어도 중앙층과 하부층에 횡적으로 인접하고 기판에 도달하도록 층들의 시컨스의 제1 면 상에 형성된다. 층들의 시컨스는 층들의 시컨스의 제2 면이 제1 면에 대향하여 형성되도록 구성된다. 게이트 유전체, 및 이에 인접하는 게이트 전극이 층들의 시컨스의 제2 면 상에 적어도 형성된다.
회로 배열의 트랜지스터의 채널 길이는 중앙층의 두께에 의해 결정된다. 채널 길이가 에칭 깊이에 의해 결정되는 H. Takato 등(상기 참조)에 따른 트랜지스터와 비교할 때, 채널 길이가 보다 정밀하게 설정될 수 있다. 따라서, 회로 배열이 향상된 공정 정밀도로 제조될 수 있다.
접속 구조는, Risch 등(상기 참조)에 따른 트랜지스터와 반대로, 부동체 효과를 회피하도록 전하가 채널 영역으로부터 이격되어 흐르게 할 수 있다. 채널 영역은 고주파에서도 전기적으로 충전되지 않는다.
누설 전류를 회피하기 위해서는, 접속 구조가 실리콘 및/또는 게르마늄 등의 단결정 반도체 재료로 구성되는 것이 바람직하다. 접속 구조는, 예를 들면 층들의 시컨스를 관통하는 트렌치의 에피택시에 의해 제조된다. 기판과 게이트 전극 간의 용량을 작게 유지하기 위해서는, 접속 구조의 도펀트 농도를 예를 들면 3×1017cm-3까지 낮게 하는 것이 이롭다.
대안으로, 폴리실리콘 등의 다결정 반도체 재료가 접속 구조로 사용될 수 있다. 이 경우, 트렌치는 반도체 재료로 충전된다. 대안으로, 반도체 재료는 트렌치를 충전하는데 불충분한 두께로 도포될 수 있다. 그 후, 반도체 재료를 에칭 백하여, 접속 구조가 스페이서 형태로 형성된다. 접속 구조가 다결정 재료 또는 다수의 결함을 갖는 재료를 포함하는 경우에는, 접속 구조 내로의 공간 전하 대역의 확장을 감소시키기 위해서, 접속 구조의 도펀트 농도를 예를 들면 5×1018cm-3에서 1020cm-3까지 높게 제공하는 것이 이롭다.
접속 구조와 소스/드레인 영역 간의 항복 전압을 증가시킴과 동시에, 공간 전하 대역이 관통 현상에 도달하는 것을 방지하기 위해서, 본 발명의 범주는 접속 구조의 제조 중에 접속 구조의 도펀트 농도를 증가시켜, 접속 구조의 내부가 외부보다도 더욱 높게 도핑되는 것을 포함한다.
접속 구조 및/또는 층들의 시컨스의 제1 면과 이 제1 면과 대향하여 놓인 제2 면 간의 스페이싱의 폭이 회로 배열의 제조 시에 적용되는 포토리소그래피로 형성될 수 있는 최소 구조 크기(minimum structure size) F보다도 작은 경우에 특히 회로 배열의 고 패킹 밀도가 달성될 수 있다.
이러한 층들의 좁은 시컨스를 제조하기 위해서, 스페이서는 마스크로서 사용될 수 있다.
접속 구조가 층들의 시컨스의 제1 면 상에 제조되고, 게이트 유전체가 층들의 시컨스의 제2 면 상에 제조되어, 2개의 면이 상이한 공정 단계로 처리되기 때문에, 층들의 시컨스가 2개의 상이한 공정 단계로 형성되는 경우에 이점이 있다. 이를 위해, 표면에 마스크가 도포되고, 상기 마스크는 자유 상부층인 적어도 F2의 면적을 남긴다. 마스크는 재료가 퇴적되고 에칭 백되는 스페이서에 의해 확장된다. 그 결과, 상부층의 노출 영역이 서브-리소그래피 치수로 감소된다. 트렌치 및 층들의 시컨스의 제1 면을 형성하기 위해서, 상부층의 노출 영역이 제1 에칭 처리되고, 에칭은 스페이서 및 마스크와 관련하여 선택적으로 수행된다. 그 후, 접속 구조가 형성된다. 마스크는 스페이서와 관련하여 선택적으로 제거된다. 제2 에칭 처리에 의해, 층들의 시컨스의 제2 면이 형성되고, 에칭은 스페이서와 관련하여 선택적으로 수행된다.
접속 구조가 상부층, 중앙층 또는 하부층과 동일한 반도체 재료로 구성된 경우, 층들의 시컨스의 제2 면의 형성 중에 접속 구조를 보호하기 위해서, 보조 구조가 접속 구조 위에 제조된다. 접속 구조의 상면이 마스크의 상면 아래에 위치한 경우, 보조 구조는 마스크가 노출될 때까지 퇴적되고 평탄화되는 재료로 형성될 수 있다.
회로 배열은 층들의 시컨스와 유사하게 구성된 또 다른 층들의 시컨스를 가질 수 있고, 그의 제1 면은 층들의 시컨스와 또 다른 층들의 시컨스 사이에 접속 구조가 배열되고 또 다른 층들의 시컨스가 기판에 전기적으로 접속되도록 접속 구조와 인접한다. 또 다른 게이트 유전체는 또 다른 층들의 시컨스의 적어도 제2 면과 인접하고, 또 다른 게이트 전극은 또 다른 게이트 유전체와 인접한다.
공정을 간략화하기 위해서, 층들의 시컨스 및 또 다른 층들의 시컨스는 단일 상부층, 중앙층 및 하부층을 구성함으로써 형성되는 것이 바람직하다. 대안으로, 층들의 시컨스는 예를 들면 적절한 마스크 내에서 선택적 에피택시에 의해 형성된다.
이하에서, "상부층'의 표현은 제조 방법의 개시시에 형성되고 층들의 시컨스의 일부가 형성되는 연속 상부층으로서 사용된다. 이는 "중앙층" 및 "하부층"에서도 마찬가지이다. 한편, "층들의 시컨스의 상부층"은 이 층들의 시컨스의 특정 부분만을 표현한다. 층들의 시컨스가 상부층으로부터 형성된 경우, "층들의 시컨스의 상부층"은 "층들의 시컨스에 속하는 상부층의 그 부분"과 동일한 것을 의미한다.
층들의 시컨스의 상부층 및 또 다른 층들의 시컨스의 상부층이 트랜지스터의 제2 소스/드레인 영역으로서 사용되고, 층들의 시컨스의 중앙층 및 또 다른 층들의 시컨스의 중앙층은 트랜지스터의 채널 영역으로서 사용되고, 층들의 시컨스의 하부층 및 또 다른 층들의 시컨스의 하부층은 트랜지스터의 제1 소스/드레인 영역으로서 사용된 경우, 트랜지스터는 특히 큰 채널 폭을 갖는다. 게이트 전극 및 또 다른 게이트 전극은 공통 게이트 전극을 형성한다.
상부층, 중앙층 및 하부층은 접속 구조를 둘러싸도록 구성될 수 있어, 층들의 시컨스 및 또 다른 층들의 시컨스가 서로 병합된다. 층들의 시컨스 및 또 다른 층들의 시컨스는 접속 구조에 의해 교대로 분리될 수 있다. 제1의 경우, 마스크는 예를 들면 정방형 자유 영역을 남겨, 고유의 폐쇄 스페이서가 마스크의 확장 중에 형성되므로, 대응 구성의 층들의 시컨스가 제조될 수 있다. 제2의 경우, 마스크가 예를 들어 스트립 형상이므로, 서로 분리된 2개의 스페이서 및 서로 분리된 2개의 층들의 시컨스가 제조된다.
층들의 시컨스의 상부층 및 또 다른 층들의 시컨스의 상부층을 서로 전기적으로 접속하기 위해서, 제1 도전형과 반대의 제2 도전형으로 도핑된 영역이 접속 구조 위에 배열될 수 있다.
도핑 영역을 형성하기 위해서, 접속 구조의 상부에 이온이 주입되어, 상기 상부가 도핑 영역으로 변환된다.
또 다른 층들의 시컨스의 상부층이 또 다른 트랜지스터의 제2 소스/드레인 영역으로서 사용되고, 또 다른 층들의 시컨스의 중앙층은 또 다른 트랜지스터의 채널 영역으로서 사용되고, 또 다른 층들의 시컨스의 하부층은 또 다른 트랜지스터의 제1 소스/드레인 영역으로서 사용되는 경우, 접속 구조가, 첫번째로 2개의 층들의 시컨스의 공통 접속 구조로서 작용하고, 두번째로는 트랜지스터들을 서로 분리하므로, 회로 배열의 패킹 정밀도가 특히 높다. 여기서, 또한 도핑 영역이 형성될 수 있어, 2개의 트랜지스터가 직렬로 접속된다.
회로 배열은, 예를 들면 메모리 셀 배열로서 사용될 수 있다. 층들의 시컨스 및 또 다른 층들의 시컨스는, 층들의 시컨스의 제2 면이 층들의 시컨스의 제1 면에 대향하고, 또 다른 층들의 시컨스의 제1 면이 층들의 시컨스의 제1 면에 대향하는 쌍을 형성한다. 상기 쌍과 유사한 다수의 쌍이 xy 그리드로 배열된다. 적어도 수개의 쌍은 실질적으로 서로 평행하게 병진하는 제1 분할 트렌치들에 의해 서로 분리되어, 쌍 중의 하나와 제1 분할 트렌치 중의 하나가 서로 교대로 옆으로 배열되고, 쌍들의 층들의 시컨스들의 제 2면들이 제1 분할 트렌치들과 인접한다. 제1 분할 트렌치에 대하여 횡적으로 진행하는 워드선이 게이트 전극에 접속된다. 하부 비트선은 하부층의 일부인 것이 바람직하고 워드선에 대하여 횡적으로 진행한다. 쌍에 속하는 접속 구조가 형성되는 트렌치가 스트립 형태로 형성된다. 제1 분할 트렌치는 상기 트렌치에 평행하게 진행한다. 하부층은 적어도 트렌치에 의해 구성되어, 하부 비트선이 접속 구조들에 인접하고 그들에 평행하게 진행한다.
제1 분할 트렌치가 하부층을 관통하지 않고서 하부층까지 도달하도록 형성된 경우, 하나의 하부 비트선과 하나의 트렌치가 서로 교대로 옆으로 배열된다. 이러한 회로 배열은, 예를 들면 ROM 셀 배열로서 사용될 수 있다. 서로 인접하는 2개의 제1 분할 트렌치 사이에 배열되는 쌍이 서로 병합되어, 연관된 접속 구조는 표면과 평행하고, 스트립 형상이며 제1 분할 트렌치와 실질적으로 평행하게 진행하는 횡단면을 갖는 공통의 접속 구조를 형성한다. 이는 상부 비트선을 형성하는 도핑 영역에 마찬가지로 적용된다. 게이트 전극은 표면과 평행한 스트립 형상의 횡단면을 갖는 워드선의 일부이다. 각 쌍은, 직렬로 접속되고 하나의 상부 비트선과 하나의 하부 비트선 사이에 각각 접속되는 2개의 트랜지스터의 일부이다. 메모리 셀은 하나의 트랜지스터를 포함한다. 메모리 셀은 2F2의 면적으로 제조될 수 있다. 정보는 채널 영역의 도펀트 농도의 형태로 그리고 트랜지스터의 임계 전압의 형태로 저장된다. 트랜지스터의 정보를 판독하기 위해서, 연관된 워드선이 활성화되고, 연관된 상부 비트선과 연관된 하부 비트선 사이에 전류가 흐르는지의 여부를 측정한다. 트랜지스터의 채널 영역의 도펀트 농도는 마스크형 경사 주입에 의해 조정될 수 있다.
제1 분할 트렌치가 하부층을 관통하도록 형성된 경우, 하나의 하부 비트선이 하나의 트렌치와 하나의 제1 분할 트렌치 사이에 배열된다. 이러한 회로 배열은, 예를 들면 DRAM 셀 배열로서 사용될 수 있다. 또한, 이 메모리 셀 배열은 2개의 상호 인접하는 제1 분할 트렌치들 사이에 배열되는 쌍들의 접속 구조가 공통의 접속 구조를 형성하는 경우에 이점이 있다. 접속 구조는, 표면에 평행하고 스트립 형상이며 제1 분할 트렌치에 평행하게 진행하는 횡단면을 갖는다. 그러나, DRAM 셀 배열의 경우, 서로 인접하는 2개의 제1 분할 트렌치 간에 배열되는 쌍은 서로 병합되지는 않고 제2 분할 트렌치에 의해 서로 분리된다. 제2 분할 트렌치는 제1 분할 트렌치에 대하여 횡적으로 진행하여 하부층까지 도달한다. 제2 분할 트렌치는 하부 비트선이 중단되지 않도록 하부층을 관통하지 않는다. 또한, 접속 구조는 제2 분할 트렌치에 의해 중단되지 않는다.
각각의 경우에서 하나의 쌍이 하나의 트랜지스터의 일부이면 본 발명의 범주 내에 있게 된다. 이 경우, 쌍의 층들의 시컨스의 상부층들을 서로 접속하는 도핑 영역을 형성하는 이점이 있다. 트랜지스터는 연관된 접속 구조와 인접하는 2개의 하부 비트선에 접속된다. 2개의 하부 비트선은, 예를 들면 DRAM 셀 배열의 주변에서 서로 접속되고, 단일의 비트선으로서 작용한다.
상부층 및 도핑 영역이 커패시터의 제1 커패시터 전극으로서 작용하는 경우 본 발명의 범주 내에 있게 된다. 이를 위해, 커패시터 유전체는 상부층 및 도핑 영역 위에 배열되고, 이 위에 모든 커패시터의 공통 커패시터 플레이트로서 설계될 수 있는 제2 커패시터 전극이 배열된다.
상부층 위로 워드선이 진행하는 ROM 셀 배열에 비해, DRAM 셀 배열의 워드선은 이와는 달리 상부층 위에 배열되는 커패시터 위로 진행하기 때문에 상이한 방법으로 구성되는 것이 바람직하다. 워드선은, 예를 들면 측면에서 환상으로 쌍을 둘러싸고 제1 분할 트렌치 내에 서로 인접하는 게이트 전극에 의해 형성된다.
DRAM 셀 배열의 메모리 셀은 서로 직렬로 접속되는 하나의 트랜지스터와 하나의 커패시터를 포함한다. 메모리 셀은 4F2의 면적으로 제조될 수 있다.
메모리 셀 내의 정보는 연관된 커패시터 상에 전하 형태로 저장된다.
패킹 밀도를 증가시키기 위해서는, 각각의 경우에서 하나의 쌍이 2개의 트랜지스터의 일부이면 본 발명의 범주 내에 있게 된다. 이 경우, 트랜지스터가 서로 분리되도록 하기 위해 도핑 영역은 형성되지 않는다. 하부 비트선은 개개의 비트선으로서 작용한다. 이러한 DRAM 셀 배열의 메모리 셀은 2F2의 면적만을 가질 수 있다.
FRAM(Ferroelectric RAM) 셀 배열은 캐피시터 유전체가 강유전성 재료를 함유하는 경우에 제조된다.
층들의 시컨스 및 접속 구조를 형성하기 위한 마스크는 제1 보조층 및 제1 보조층 위에 배열된 제2 보조층을 포함할 수 있고, 제1 보조층은 스페이서와 관련하여 선택적으로 에칭되고, 제2 보조층은 반도체 재료와 관련하여 선택적으로 에칭될 수 있다.
메모리 셀 배열을 제조하기 위해서, 제1 보조층 및 제2 보조층은 스트립 형상으로 구성되어, 상부층이 부분적으로 노출된다. 트렌치의 제조 중에, 제2 보조층 및 스페이서는 마스크로서 작용한다. 보조 구조의 제조 중에, 제2 보조층 및 스페이서는 제1 보조층이 노출될 때까지 제거된다. 그리고, 제1 보조층이 스페이서 및 보조 구조와 관련하여 선택적으로 제거되어, 스페이서 및 보조 구조가 제1 분할 트렌치의 제조 중에 마스크로서 작용할 수 있다.
상부층을 보호하기 위해서, 상부층과 제1 보조층 간에 보호층이 형성될 수 있다. 보호층, 제2 보조층, 스페이서 및 보조 구조는 예를 들어 SiO2를 함유할 수 있다. 제1 보조층은 예를 들어 폴리실리콘은 함유할 수 있다.
DRAM 셀 배열의 워드선은, 제1 분할 트렌치에 대하여 횡적으로 서로 인접하는 쌍들 간의 스페이싱이 제1 분할 트렌치에 평행한 서로 인접하는 쌍들 간의 스페이싱보다 작은 경우에, 자기 조정 방식으로, 즉 조정될 마스크의 사용없이 제조될 수 있다. 이 경우, 워드선을 제조하기 위해서, 제1 분할 트렌치는 충전되지만 제2 분할 트렌치는 충전되지 않을 정도의 두께로 재료가 퇴적될 수 있다. 그 후, 에칭 백에 의해, 스페이서가 제2 분할 트렌치 내에 제조되는 한편, 제1 분할 트렌치의 저부가 재료에 의해 캅웹(cobweb)을 계속 남겨둔다. 그 결과, 게이트 전극이 마스크없이 형성되고, 환형으로 쌍을 둘러싸며, 제1 트렌치 내에서 서로 인접한다.
고 패킹 밀도로 크기가 다른 스페이싱을 구현하기 위해서, 제1 보조층의 제거 후에, 스페이서에 인접한 또 다른 스페이서가, 퇴적 및 에칭 백되는 재료에 의해 제조될 수 있다. 또 다른 스페이서는 스페이서와 동일한 재료로 구성되는 것이 바람직하다. 제1 분할 트렌치에는, 스페이서, 또 다른 스페이서 및 마스크로서 작용하는 보조 구조가 형성된다. 제1 분할 트렌치는 상술한 ROM 셀 배열의 제1 분할 트렌치보다 좁게 제조된다. 제2 분할 트렌치는 리소그래피 구성의 마스크로 형성될 수 있어, 제2 트렌치의 폭은 제1 트렌치의 폭보다 상당히 크고, 예를 들면 F 크기이다.
이하, 도면에 도시되어 있는 본 발명의 전형적인 실시예에 대하여 상세히 설명한다.
제1 실시예에서는, 250nm 기술, 즉 포토리소그래피에 의해 제조될 수 있는 최소 구조 크기 F가 250nm인 기술로 이루어진 것을 이용한다. 개시 재료로서는 제1 기판(1)이 제공되며, 제1 기판(1)의 표면에 인접한 층에서는 약 1017cm-3의 도펀트 농도로 p형 도핑된다. 동시 도핑된 에피택시에 의해, 약 500nm 두께의 n형 도핑된 하부층 U가 형성된다. 하부층 U의 도펀트 농도는 약 1020cm-3이다. 약 200nm 두께의 p형 도핑된 중앙층 M이 동시 도핑된 에피택시에 의해 하부층 U 상에 형성된다. 중앙층 M의 도펀트 농도는 약 3×1017cm-3이다. 그 후, 도펀트 농도가 약 1021cm-3이고 두께가 200nm인 n형 도핑된 상부층 O가 동시 도핑된 에피택시에 의해 중앙층 M 상에 제조된다(도 1 참조). 보호층 S를 제조하기 위해서, SiO2가 TEOS 공정으로 약 50nm의 두께로 퇴적된다. 이 위에, 제1 보조층 H1이 약 200nm의 두께로 폴리실리콘을 퇴적하여 제조된다. 제1 보조층 H1 상에, 제2 보조층 H2가 약 100nm의 두께로 SiO2를 퇴적하여 제조된다(도 1 참조).
포토리소그래피 공정에 의해, 보호층 S, 제1 보조층 H1 및 제2 보조층 H2가 구성되어 스트립 형상의 마스크를 형성한다. 마스크의 스트립은 넓이가 약 250nm이고 약 250nm 정도 서로로부터 이격된다. 제조중의 적절한 에천트는 예를 들면 CHF3+ O2와 C2F6+ O2이다.
마스크의 영역 상에 스페이서 Sp를 제조하기 위해서, SiO2가 약 80nm의 두께로 퇴적되고 CHF3+ O2로 에칭 백된다. 그 결과, 마스크는 스페이서 Sp에 의해 넓어진다(도 1 참조).
스페이서 Sp에 의해 넓어진 마스크로 인해, 실리콘이 예를 들면 HBr + NF3+ He + O2를 이용하여 SiO2에 대하여 약 1.1㎛ 깊이로 선택 에칭되어, 마스크의 스트립에 평행한 트렌치 G가 형성된다(도 1 참조).
트렌치 G에서, 3×1017cm-3의 도펀트 농도로 선택 에피택시에 의해, 중앙층 M을 제1 기판에 전기적으로 접속하는 p형 도핑된 접속 구조 V가 형성된다(도 2 참조). 접속 구조 V의 상면은 상부층 O의 상면과 대략 동일한 높이로 위치한다. 접속 구조 V는 약 90nm의 폭을 갖는다. 따라서, 접속 구조 V의 폭은 서브-리소그래피이다. 상호 인접한 접속 구조 V는 약 410nm 정도 서로로부터 이격된다.
n형 도핑된 이온의 주입에 의해, 도펀트 농도가 약 5×1020cm-3인 n형 도핑 영역 Ge가 접속 구조 V의 상부에 형성된다(도 2 참조).
그 후, SiO2가 약 300nm의 두께로 퇴적되고 화학적·기계적으로 연마된다. 이 공정에서, 제2 보조층 H2가 제거되고 스페이서 Sp의 일부가 제거된다. SiO2로 이루어진 보조 구조 H가 도핑된 영역 Ge 위에 제조된다(도 2 참조).
제1 보조층 H1은, 예를 들면 C2F6+ O2를 이용하여 SiO2에 대하여 선택적으로 에칭되는 폴리실리콘에 의해 제거되고, 스페이서 Sp 및 보조 구조 H가 마스크로서 작용한다. 그 후, SiO2가 CHF3+ O2로 약 50nm 깊이로 에칭되어, 보호층 S가 제거되고 상부층 O가 부분적으로 노출된다.
분할 트렌치 T를 형성하기 위해서, 실리콘이 예를 들면 HBr + NF3+ He + O2로 에칭되고, 보조 구조 H 및 스페이서 Sp는 마스크로서 작용한다. 분할 트렌치 T는 깊이가 약 600nm이고 하부층 U를 관통하지 않고서 하부층 U까지 도달한다(도 3 참조). 이를 위해, 층들의 시컨스 SF, SF*는 상부층 O, 중앙층 M 및 하부층 U로 형성되고, 상기 층들의 시컨스는 제1 면에서 접속 구조 V와 인접하고 제2 면에서 분할 트렌치 T와 인접한다. 층들의 시컨스 SF, SF*의 제1 면과 제2 면 사이의 스페이싱이 약 80nm이고, 따라서 서브-리소그래피이다. 분할 트렌치 T는 트렌치 G와 관련하여 자기 조정 방식으로 형성된다. 그 후, 스페이서 Sp 및 보조 구조 H가 실리콘에 대하여 SiO2를 선택적으로 에칭하여 제거된다.
p형 도핑된 이온의 마스크형 경사 주입에 의해, 중앙층 M의 연관 부분 C의 도펀트 농도가 약 1019cm-3으로 상승하도록 선택된 층들의 시컨스 SF*에 이온 주입된다(도 3 참조).
약 5nm 두께의 게이트 유전체 Gd가 열 산화에 의해 형성된다(도 4a 참조).
워드선 W를 제조하기 위해서, 동시 n형 도핑된 폴리실리콘이 약 200nm 두께로 퇴적되고 포토리소그래피 공정에 의해 스트립 형상으로 구성된다(도 4a 및 도 4b 참조).
워드선 W는 트렌치 G에 대하여 횡적으로 진행한다. 분할 트렌치 내에 위치하는 워드선 W의 일부는 종형 트랜지스터의 게이트 전극으로서 이용될 수 있다. 표면에 평행하고 상부층 O 위로 진행하는 워드선 W의 횡단면은 스트립 형상이다. 형성된 하부층 U는 하부 비트선 및 트랜지스터의 소스/드레인 영역으로서 동작한다. 하부 비트선 및 접속 구조 V는 서로 교대로 옆으로 배열된다. 중앙층 M은 트랜지스터의 채널 영역으로서 작용한다. 상부층 O 및 도핑 영역 Ge는 트랜지스터의 또 다른 소스/드레인 영역 및 스트립 형상이고 하부 비트선과 평행하게 진행하는 상부 비트선으로서 동작한다. 각각의 층들의 시컨스 SF, SF*는 하나의 트랜지스터의 일부이다. 트랜지스터는 워드선 방향으로 서로 직렬로 접속된다. 트랜지스터는 각각의 경우에서 하나의 상부 비트선과 하나의 하부 비트선 사이에 접속된다. 형성된 회로 배열은 ROM 셀 배열로서 적절하다. 메모리 셀은 하나의 트랜지스터를 포함한다. 메모리 셀 당 스페이스의 요구는 단지 2F2이다.
트랜지스터의 정보를 판독하기 위해서, 연관된 워드선 W가 활성화되고 트랜지스터가 접속된 상부 비트선과 하부 비트선 사이에 전류가 흐르는지의 여부를 검사한다. 연관된 층들의 시컨스 SF*에 속하는 중앙층 M의 일부가 경사 주입되면, 이 트랜지스터의 임계 전압이 높기 때문에 전류는 흐르지 않는다. 연관된 층들의 시컨스 SF에 속하는 중앙층 M의 일부가 경사 주입되지 않으면, 전류가 흐른다. 따라서, 트랜지스터의 채널 영역의 도펀트 농도 형태로 정보가 저장된다.
제2 실시예에서는, 250nm 기술이 또한 사용된다. 제공된 개시 재료는, 제1 실시예와 마찬가지로, 표면에 인접한 층에 p형 도핑된 실리콘으로 이루어진 제2 기판(2)이다.
제1 실시예와 마찬가지로, 하부층 U', 중앙층 M', 상부층 O', 스페이서 Sp1, 접속 구조 V', 도핑 영역 Ge' 및 보조 구조 H'이 형성된다(도 5 참조). 제1 스페이서 Sp1에 인접하는 또 다른 스페이서 Sp2를 형성하기 위해서, 약 80nm의 두께로 SiO2가 퇴적되고 CH3+ O2로 에칭 백된다(도 5 참조). 그 결과, 상부층 O'의 노출 영역이 작게 된다.
SiO2에 대하여 선택적으로 실리콘을 에칭함으로써, 스페이서 Sp1, 또 다른 스페이서 Sp2 및 보조 구조 H'을 마스크로서 이용하여, 약 1.1㎛ 깊이의 제1 분할 트렌치 T1이 형성되어 하부층 U'을 관통한다(도 6a 참조). 제1 절연 구조 I1을 형성하기 위해서, 약 300nm의 두께로 SiO2가 퇴적되고 상부층 O'이 노출될 때까지 화학적·기계적 연막에 의해 평탄화된다(도 6a 참조). 이 공정에서, 스페이서 Sp1,또 다른 스페이서 Sp2 및 보조 구조 H'이 제거된다.
스트립이 약 250nm의 넓이를 갖고, 약 250nm 정도 서로로부터 이격되며, 트렌치 G'에 대하여 횡적으로 진행하는 스트립 형상의 포토레지스트 마스크(도시하지 않음)로 인해, 하부층 U'을 관통하지 않고서 하부층 U'까지 도달하는 제2 분할 트렌치 T2가 형성된다. 제2 분할 트렌치 T2는 제1 분할 트렌치 T1과 교차하며 제1 분할 트렌치 T1 외측에서 깊이가 약 600nm이다. 여기서 적절한 에천트는 HBr + NF3+ He + O2이다(도 6b 및 도 6c 참조).
층들의 시컨스 SF'은 상부층 O', 중앙층 M' 및 하부층 U'으로 형성되고, 접속 구조 V', 제1 절연 구조 I1 및 제2 분할 트렌치 T2에 의해 서로로부터 분리된다.
하나의 접속 구조 V'에 의해 서로로부터 분리되는 상호 인접하는 층들의 시컨스 SF'은 약 90nm 정도 서로로부터 이격되는 한편, 하나의 제2 분할 트렌치 T2에 의해 서로로부터 분리되는 상호 인접하는 층들의 시컨스 SF'은 약 250nm 정도 서로로부터 이격된다.
제2 분할 트렌치 T2 내에 제2 절연 구조 I2를 형성하기 위해서, SiO2가 약 300nm의 두께로 퇴적되고 상부층 O'이 노출될 때까지 화학적·기계적 연마에 의해 평탄화된다. 그 후, SiO2가 에칭 백되어, 제1 절연 구조 I1의 상면과 제2 절연 구조 I2의 상면이 기판(2)의 표면 부근에서 약 500nm로 된다. 따라서, 제1 절연 구조 I1이 약 600nm의 두께를 갖고, 제2 절연 구조 I2가 약 100nm의 두께를 갖는다.이 공정 단계는, 제1 분할 트렌치 T1 및 제2 분할 트렌치 T2 범위 내에서, SiO2의 그리드 형상의 평평한 베이스가 형성되는 것을 보증한다. 평평한 베이스에 의해, 인접하는 워드선 W' 간의 불필요한 도전성 스페이서의 형성이 회피된다.
약 5nm 두께의 게이트 유전체 Gd'이 열 산화에 의해 형성된다(도 7a 및 도 7b 참조).
워드선 W'을 형성하기 위해서, 동시 n형 도핑된 폴리실리콘이 약 80nm의 두께로 퇴적되고 약 150nm 깊이로 에칭 백된다. 이는 층들의 시컨스 SF'의 쌍을 환형으로 둘러싸는 상호 인접하는 게이트 전극의 형태로 자기 조정 방식으로 워드선 W'을 형성한다. 제2 분할 트렌치 T2 내에 위치하는 워드선 W'의 일부는 스페이서 형상이다(도 7b 참조).
하나의 접속 구조 V'에 의해 서로로부터 분리되는 2개의 상호 인접하는 층들의 시컨스 SF'은 트랜지스터의 일부인 쌍을 형성한다. 쌍에 속하는 하부층 U'의 일부는 트랜지스터의 제1 소스/드레인 영역으로서 사용될 수 있다. 쌍에 속하는 중앙층 M' 부분은 트랜지스터의 채널 영역으로서 사용될 수 있다. 쌍에 속하는 상부층 O'의 일부 및 도핑 영역 Ge'은 트랜지스터의 제2 소스/드레인 영역으로서 적절하다. 접속 구조 V'은 트랜지스터의 채널 영역을 기판(2)에 접속하고, 부동체 효과를 방지한다.
이어서, 제3 절연 구조 I3이 약 300nm의 두께로 퇴적되는 SiO2에 의해 형성되고 상부층 O'이 노출될 때까지 화학적·기계적 연마에 의해 평탄화된다(도 7a 및도 7b 참조). 그 후, 바륨 스트론튬 티탄이 약 20nm의 두께로 도포되어, 커패시터 유전체 Kd를 형성한다. 트랜지스터의 제2 소스/드레인 영역은 커패시터의 제1 커패시터 전극으로서 동시에 기능한다.
모든 커패시터에 공통인 제2 커패시터 전극 P를 형성하기 위해서, 동시 n형 도핑된 폴리실리콘이 약 200nm의 두께로 퇴적된다(도 7a 및 도 7b 참조).
형성된 회로 배열은 DRAM 셀 배열이고, 메모리 셀은 직렬로 접속되는 하나의 트랜지스터와 하나의 커패시터를 포함한다. 상호 인접하는 제1 분할 트렌치 T1 간에 배열된 트랜지스터는 서로 결합되는 제1 소스/드레인 영역을 갖고 비트선을 형성한다. 비트선은 2개로 분할되어, 상기 트랜지스터는 서로로부터 분리되지만 DRAM 셀 배열의 주변에서 서로 접속되는 2개의 비트선에 접속된다. 메모리 셀은 4F2의 면적을 갖는다.
본 발명의 범주 내에 있는 실시예의 다수의 변형이 고려될 수 있다. 예를 들면, 층들의 치수, 구조 및 트렌치가 각각의 요구에 부합될 수 있다.
또한, 커패시터 유전체는, 상이한 재료로 구성되거나, 또는 예를 들면 층들의 ONO 시컨스의 형태로 다수의 층들을 포함할 수 있다.
또한, 접속 구조는 동시 도핑된 폴리실리콘으로 트렌치를 충전함으로써 형성될 수 있다.
접속 구조의 형성 중에, 도펀트 농도가 연속적으로 또는 단속적으로 증가되어, 접속 구조의 내부가 외부보다도 높게 도핑될 수 있다.
DRAM 셀 배열의 경우, 도핑된 영역이 생략될 수 있다. 각각의 트랜지스터는 층들의 시컨스를 포함한다. 비트선은 개개의 비트선으로서 동작되고 주변부에서 쌍으로 서로 접속되지 않는다. 이 경우, 메모리 셀은 2F2의 면적만을 갖는다.

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  25. 적어도 하나의 종형 MOS 트랜지스터를 갖는 집적 회로를 제조하는 방법으로서,
    제1 도전형으로 기판을 도핑하여 상기 기판의 표면에 인접한 하나의 층을 형성하는 단계;
    제2 도전형으로 하부층을 도핑하여 하부 도핑층을 형성함으로써 상기 트랜지스터의 제1 소스/드레인 영역을 형성하는 단계;
    상기 하부층 상에 배치된 중앙층을 상기 제1 도전형으로 도핑함으로써 상기 트랜지스터의 채널 영역을 형성하는 단계; 및
    상기 중앙층 상에 배치된 상부층을 상기 제2 도전형으로 도핑함으로써 상기 트랜지스터의 제2 소스/드레인 영역을 형성하는 단계 - 상기 상부층, 상기 중앙층 및 상기 하부층은 제1 면 및 상기 제1 면에 대향하는 제2 면을 가진 층들의 시컨스를 형성하도록 구성함 -;
    상기 상부층, 상기 중앙층 및 상기 하부층을 통하여 잘라낸 트렌치(trench)를 형성하고 상기 층들의 시컨스와 이와 유사한 방식으로 구성된 다른 층들의 시컨스가 제조되는 단계;
    상기 제1 도전형으로 도핑된 재료로 상기 트렌치를 충전함으로써 상기 층들의 시컨스의 상기 제1 면 상에 상기 채널 영역과 상기 기판 사이의 전기적인 접속을 제공하며 상기 제1 도전형으로 도핑된 접속 구조를 형성하고, 상기 층들의 시컨스의 상기 제1 면과 상기 다른 층들의 시컨스의 제1 면을 인접시키고 적어도 상기 중앙층과 상기 하부층을 횡적으로 인접시키고 상기 기판쪽으로 확장시키는 단계;
    게이트 유전체, 및 상기 게이트 유전체에 인접하여 적어도 상기 층들의 시컨스의 제2 면 상에 배치되는 게이트 전극을 형성하는 단계;
    층들의 시컨스와 다른 층들의 시컨스를 포함하는 복수의 메모리 셀을 형성하는 단계;
    상기 메모리 셀에 속하는 접속 구조가 형성되는 상기 트렌치를 스트립(strip) 형상으로 형성하는 단계;
    상기 트렌치에 평행하게 복수의 제1 분할 트렌치를, 상기 메모리 셀 중 하나와 상기 제1 분할 트렌치 중 하나가 서로 나란히 교대로 배열되도록 형성하는 단계;
    상기 제1 분할 트렌치에 상기 게이트 전극의 적어도 일부를 형성하는 단계;
    상기 하부층을 구조화 처리하여 상기 하부층으로부터 하부 비트 라인을, 상기 하부 비트라인이 상기 접속 구조에 인접하여 상기 접속 구조에 평행하게 진행하도록 형성하는 단계; 및
    상기 하부 비트 라인에 대하여 가로로 확장되어 상기 게이트 전극에 접속되는 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  26. 제25 항에 있어서,
    상기 접속 구조 상에 상기 제1 도전형과 반대인 제2 도전형으로 도핑되어 상기 상부층을 인접하여 형성된 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  27. 제25 항에 있어서,
    상기 복수의 제1 분할 트렌치를 형성하는 단계는
    상기 제1 분할 트렌치 일부를 상기 하부층으로 확장하는 단계를 포함하고,
    상기 하부층으로부터 상기 하부 비트 라인을 형성하는 단계는 상기 비트 라인 중 하나와 상기 트렌치 중 하나가 나란히 서로 교대로 배치되도록 상기 트렌치를 제조하는 단계를 포함하고,
    상기 접속 구조의 상부를 도핑 영역으로 변환시키도록 상기 접속 구조의 상부를 도핑함으로써 상기 제1 분할 트렌치를 형성한 후에 도핑 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  28. 제25 항에 있어서,
    상기 제1 분할 트렌치를 형성하는 단계는 상기 하부층을 통하여 잘라내는 단계를 포함하고,
    상기 하부층으로부터 상기 하부 비트 라인을 형성하는 단계는 상기 하부 비트 라인 중 하나가 상기 트렌치 중 하나와 상기 제1 분할 트렌치 중 하나 사이에 배치되도록 상기 트렌치와 상기 제1 분할 트렌치를 제조하는 단계를 포함하고,
    상기 제1 분할 트렌치에 대하여 횡적으로 제2 분할 트렌치를 형성하여 상기 하부층으로 연장하는 단계를 더 포함하고,
    상기 워드 라인을 형성하는 단계는 서로 인접한 게이트 전극을 그의 면(面)에서 환상(環狀)으로 상기 층들의 시컨스를 둘러싸도록 제조하는 단계를 포함하고,
    커패시터의 제1 커패시터 전극으로서 사용될 수 있는 커패시터 유전체를 상기 제1 층 상에 형성하는 단계, 및
    상기 커패시터 유전체 상에 제2 커패시터 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  29. 제25 항에 있어서,
    상기 상부층이 부분적으로 노출되도록, 상기 상부층 상에 제1 보조층을 형성하고 상기 제1 보조층 상에 제2 보조층을 형성하는 단계 - 상기 제1 보조층과 상기 제2 보조층은 스트립(strip) 형상임 -,
    백 재료(back material)를 퇴적 및 에칭함으로써, 상기 제1 보조층과 상기 제2 보조층을 인접시키는 스페이서를 형성하는 단계;
    상기 스페이서와 상기 제2 보조층을 마스킹(masking)하여 상기 트렌치를 형성하는 단계;
    상기 접속 구조를 제조하고 상기 접속 구조 상에 보조 구조를 퇴적하는 단계; 및
    상기 제1 보조층을 노출 및 제거시키고 상기 스페이서와 상기 보조 구조를 마스킹하여 상기 제1 분할 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  30. 제28 항에 있어서,
    상기 제1 보조층을 제거한 후에 상기 스페이서에 인접하여 다른 스페이서를 더 형성하는 단계;
    상기 스페이서로 상기 다른 스페이서 및 상기 보조 구조를 마스킹함으로써 상기 제2 분할 트렌치의 폭보다 작은 폭을 가진 제1 분할 트렌치를 형성하는 단계; 및
    상기 워드 라인이 마스크 없이 상호 인접하는 게이트 전극을 형성할 수 있는 두께로 백 재료를 퇴적 및 에칭함으로써 상기 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  31. 제25 항에 있어서,
    상기 접속 구조를 형성하는 단계는 접속 구조를 에피텍시(epitaxy)에 의해서 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  32. 제25 항에 있어서,
    상기 접속 구조를 형성하는 단계는 다결정 반도체 재료를 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  33. 제31 항에 있어서,
    상기 접속 구조를 형성하는 단계는 상기 접속 구조의 내부가 상기 접속 구조의 외부보다 더 높게 도핑되도록 도핑 농도를 증가시키는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
  34. 적어도 하나의 종형 MOS 트랜지스터를 갖는 집적 회로를 제조하는 방법으로서,
    제1 도전형으로 기판을 도핑하여 상기 기판의 표면에 인접한 하나의 층을 형성하는 단계;
    제2 도전형으로 하부층을 도핑하여 하부 도핑층을 형성함으로써 상기 트랜지스터의 제1 소스/드레인 영역을 형성하는 단계;
    상기 하부층 상에 배치된 중앙층을 상기 제1 도전형으로 도핑함으로써 상기 트랜지스터의 채널 영역을 형성하는 단계;
    상기 중앙층 상에 배치된 상부층을 상기 제2 도전형으로 도핑함으로써 상기 트랜지스터의 제2 소스/드레인 영역을 형성하는 단계 - 상기 상부층, 상기 중앙층 및 상기 하부층은 제1 면 및 상기 제1 면에 대향하는 제2 면을 가진 층들의 시컨스를 형성하도록 형성됨 -;
    상기 층들의 시컨스의 상기 제1 면 상에, 상기 채널 영역과 상기 기판 사이의 전기적인 접속을 제공하는 동종 접속 구조를 형성하는 단계 - 상기 접속 구조는 상기 제1 도전형으로 도핑되고 적어도 상기 중앙층 및 상기 하부층을 횡적으로 인접하여 상기 기판으로 확장함 -; 및
    게이트 유전체 및 상기 게이트 유전체에 인접하여 상기 층들의 시컨스의 적어도 상기 제2 면 상에 배치된 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로 제조 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10030391C2 (de) * 2000-06-21 2003-10-02 Infineon Technologies Ag Verfahren zur Herstellung einer Anschlussfläche für vertikale sublithographische Halbleiterstrukturen
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
KR20030060327A (ko) * 2002-01-08 2003-07-16 삼성전자주식회사 고집적 자성체 메모리 소자 및 그 구동 방법
DE10204871A1 (de) * 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US6956256B2 (en) * 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
KR100610496B1 (ko) * 2004-02-13 2006-08-09 삼성전자주식회사 채널용 핀 구조를 가지는 전계효과 트랜지스터 소자 및 그제조방법
US7145186B2 (en) * 2004-08-24 2006-12-05 Micron Technology, Inc. Memory cell with trenched gated thyristor
JP2007189008A (ja) * 2006-01-12 2007-07-26 Elpida Memory Inc 半導体記憶装置およびその製造方法
US7439135B2 (en) * 2006-04-04 2008-10-21 International Business Machines Corporation Self-aligned body contact for a semiconductor-on-insulator trench device and method of fabricating same
US8138538B2 (en) * 2008-10-10 2012-03-20 Qimonda Ag Interconnect structure for semiconductor devices
US20100090263A1 (en) 2008-10-10 2010-04-15 Qimonda Ag Memory devices including semiconductor pillars
JP4487221B1 (ja) * 2009-04-17 2010-06-23 日本ユニサンティスエレクトロニクス株式会社 半導体装置
US9184281B2 (en) * 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device
US9397094B2 (en) 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316962A (en) * 1989-08-15 1994-05-31 Matsushita Electric Industrial Co., Ltd. Method of producing a semiconductor device having trench capacitors and vertical switching transistors
JPH07321228A (ja) * 1994-05-26 1995-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793365B2 (ja) * 1984-09-11 1995-10-09 株式会社東芝 半導体記憶装置およびその製造方法
US4914739A (en) * 1984-10-31 1990-04-03 Texas Instruments, Incorporated Structure for contacting devices in three dimensional circuitry
US4939104A (en) * 1984-10-31 1990-07-03 Texas Instruments, Incorporated Method for forming a buried lateral contact
US4791463A (en) * 1984-10-31 1988-12-13 Texas Instruments Incorporated Structure for contacting devices in three dimensional circuitry
JPH01125858A (ja) * 1987-11-10 1989-05-18 Fujitsu Ltd 半導体装置およびその製造方法
JP2606857B2 (ja) * 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
JPH01227468A (ja) 1988-03-08 1989-09-11 Oki Electric Ind Co Ltd 半導体記憶装置
US5181089A (en) * 1989-08-15 1993-01-19 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and a method for producing the same
US5010386A (en) * 1989-12-26 1991-04-23 Texas Instruments Incorporated Insulator separated vertical CMOS
JPH0425171A (ja) 1990-05-21 1992-01-28 Matsushita Electric Ind Co Ltd 半導体メモリ装置
DE4341667C1 (de) * 1993-12-07 1994-12-01 Siemens Ag Integrierte Schaltungsanordnung mit mindestens einem CMOS-NAND-Gatter und Verfahren zu deren Herstellung
DE19519160C1 (de) * 1995-05-24 1996-09-12 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19617646C2 (de) 1996-05-02 1998-07-09 Siemens Ag Speicherzellenanordnung und ein Verfahren zu deren Herstellung
EP0899790A3 (de) * 1997-08-27 2006-02-08 Infineon Technologies AG DRAM-Zellanordnung und Verfahren zu deren Herstellung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316962A (en) * 1989-08-15 1994-05-31 Matsushita Electric Industrial Co., Ltd. Method of producing a semiconductor device having trench capacitors and vertical switching transistors
JPH07321228A (ja) * 1994-05-26 1995-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法

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