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KR100408743B1 - 양자점 형성 방법 및 이를 이용한 게이트 전극 형성 방법 - Google Patents

양자점 형성 방법 및 이를 이용한 게이트 전극 형성 방법 Download PDF

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KR100408743B1
KR100408743B1 KR10-2001-0058748A KR20010058748A KR100408743B1 KR 100408743 B1 KR100408743 B1 KR 100408743B1 KR 20010058748 A KR20010058748 A KR 20010058748A KR 100408743 B1 KR100408743 B1 KR 100408743B1
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sion
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Abstract

나노 사이즈를 갖는 양자점 형성 방법 및 이를 이용한 게이트 전극 형성 방법이 개시되어 있다. 기판 상에는 제1층이 적층된다. 상기 제1층은 과잉되게 존재하고, 약한 결합 에너지로 구속되는 제1원자를 포함하는 제1물질로 이루어진다. 그리고, 제1층 상에는 제2층이 적층된다. 상기 제2층은 상기 제1원자와 물질 이동이 가능한 제2원자를 포함하는 제2물질로 이루어진다. 이어서, 물질 이동에 의해 상기 제1원자는 상기 제2층으로 이동시키고, 상기 제2원자는 상기 제1층으로 이동시켜 상기 제1층 내에 상기 제2원자를 배열시킨다. 이에 따라, 양자점이 형성된다. 그리고, 상기 제2층을 식각한 다음 상기 제1층 상에 전극층을 형성하고, 이를 패터닝함으로서 게이트 전극을 형성한다. 이에 따라, 크기, 분포 등의 제어가 용이한 양자점을 갖는 구조물을 용이하게 형성할 수 있다.

Description

양자점 형성 방법 및 이를 이용한 게이트 전극 형성 방법{Method of forming a quantum dot and method of forming a gate electrode using the same}
본 발명은 양자점 형성 방법 및 이를 이용한 게이트 전극 형성 방법에 관한 것으로서, 보다 상세하게는 나노 사이즈(nano size)를 갖는 양자점 형성 방법 및 이를 이용한 게이트 전극 형성 방법에 관한 것이다.
컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
디램의 경우, 70nm 정도의 디자인 룰(design rule)을 갖는 64기가 디램(Giga DRAM)이 2008년 정도에 개발될 전망이고, 35nm 정도의 디자인 룰을 갖는 1테라 디램(Tera DRAM)이 2014년 정도에 개발될 전망이다.
그러나, 상기 64기가 디램 또는 1테라 디램은 통상의 광학 리소그라피 또는화학 기상 증착 등과 같은 막 형성 방법 등으로는 그 제조가 어렵다. 따라서, 새로운 제조 방법의 연구가 진행되고 있다.
상기 새로운 방법으로서, 일렉트론 빔(electron beam)을 이용한 방법 또는 X-레이를 이용한 방법 등이 통상의 포토리소그라피를 대체하는 기술로서 개발이 진행되고 있고, 원자층 적층(atomic layer deposition) 방법 등이 통상의 막 형성 방법을 대체하는 기술로서 개발이 진행되고 있다. 그리고, 단전자 게이트(single-electron gate) 등에 응용이 가능한 나노 미터 등급의 양자점을 갖는 반도체 장치에 대한 연구가 진행되고 있다.
상기 양자점을 갖는 반도체 장치 및 그 제조 방법에 대한 예들은 미합중국 특허 제6,060,743호(issued to Sugiyama et al.), 미합중국 특허 제6,090,666호(issued to Ueda et al.) 및 미합중국 특허 제6,118,686호(issued to Taira et al.) 등에 개시되어 있다.
상기 양자점의 제조 방법은 크게 다음과 같이 개발되고 있다.
에프아이비(FIB : focused ion beam) 또는 일렉트론 빔 등을 이용하는 방법이 있다. 구체적으로, 상기 에프아이비 또는 일렉트론 빔 등을 이용하여 이온 또는 원자를 원하는 부위에 박아 넣어 양자점을 형성하는 방법이다. 상기 방법은 양자점의 크기, 형성 위치 등의 제어가 양호하다. 그러나, 상기 방법은 생산성에 문제가 있기 때문에 상업적으로 이용하기에는 한계가 있다.
그리고, 미합중국 특허 제6,090,666호에 개시된 바와 같은 핵 형성을 이용하는 방법이 있다. 구체적으로, 상기 방법은 비정질의 박막을 형성한 다음 상기 박막을 대상으로 열처리를 수행한다. 이에 따라, 상기 열처리에 의해 형성되는 모노 결정을 양자점으로 형성한다. 상기 방법은 생산성 관점에서는 유리하다. 그러나, 상기 양자점의 크기, 분포 등의 제어가 어렵다.
따라서, 상기 양자점의 크기, 분포 등의 제어가 용이하고, 상업적으로 이용한 가능한 양자점을 형성하기 위한 새로운 방법이 요구되고 있다.
본 발명의 제1목적은, 크기, 분포 등의 제어가 용이한 양자점의 형성 방법을 제공하는 데 있다.
본 발명의 제2목적은, 크기, 분포 등의 제어가 용이한 양자점의 형성 방법을 이용한 반도체 장치의 게이트 전극 형성 방법을 제공하는 데 있다.
도 1은 본 발명의 일 실시예에 따른 제1층을 적층할 때 가스 조건을 나타내는 그래프이다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 양자점 형성 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 양자점 형성 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 양자점 형성 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5h는 본 발명의 제4실시예에 따른 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 제5실시예에 따른 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
20, 30, 40, 50, 60 : 기판 22, 32, 42, 54, 64 : SiON층
24, 34, 44, 56, 65 : 도전 물질층
26, 36, 46, 57, 67 : 양자점
33 : 개구 부위 41 : SiO2층
45 : 저지층 51, 61 : 트렌치 구조물
52, 62 : 게이트 산화층 58 : 전극층
59, 68 : 게이트 전극
상기 제1목적을 달성하기 위한 방법은, 기판 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 제1원자를 포함하는 제1물질로 이루어지는 제1층을 적층하는 단계, 상기 제1층 상에 상기 제1원자와 물질 이동이 가능한 제2원자를 포함하는 제2물질로 이루어지는 제2층을 적층하는 단계, 및 상기 물질 이동에 의해 상기 제1원자는 상기 제2층으로 이동시키고, 상기 제2원자는 상기 제1층으로 이동시켜 상기 제1층 내에 상기 제2원자를 배열시키는 단계를 포함한다.
상기 방법은, 구체적으로, 기판 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계, 상기 SiON층 상에 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전물질층을 형성하는 단계, 및 열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고, 상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자를 배열시키는 단계를 포함한다.
상기 제2목적을 달성하기 위한 제1방법은, ⅰ) 기판을 활성 영역 및 비활성 영역으로 정의하는 단계, ⅱ) 상기 활성 영역 상에 게이트 산화층을 형성하는 단계, ⅲ) 상기 게이트 산화층 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계, ⅳ) 상기 SiON층 상에 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전 물질층을 형성하는 단계, ⅴ) 열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고, 상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자로 이루어지는 양자점을 형성하는 단계, ⅵ) 상기 도전 물질층을 제거하여 상기 SiON층 표면을 노출시키는 단계, ⅶ) 상기 SiON층 상에 게이트 전극 물질로 이루어지는 전극층을 형성하는 단계, 및 ⅷ) 상기 전극층 및 SiON층 일부를 순차적으로 식각하여 상기 게이트 산화층 표면을 노출시키는 단계를 포함한다.
상기 제2목적을 달성하기 위한 제2방법은, ⅰ) 기판을 활성 영역 및 비활성 영역으로 정의하는 단계, ⅱ) 상기 활성 영역 상에 게이트 산화층을 형성하는 단계, ⅲ) 상기 게이트 산화층 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계, ⅳ) 상기 SiON층 일부를 식각하여 상기 게이트 산화층 표면이 노출되는 SiON 패턴층을 형성하는 단계, ⅴ) 상기 SiON 패턴층 및 상기 게이트 산화층 상에 연속적으로 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전 물질층을 형성하는 단계, ⅵ) 열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고, 상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자로 이루어지는 양자점을 형성하는 단계, ⅶ) 상기 도전 물질층을 제거하여 상기 SiON 패턴층 표면 및 상기 게이트 산화층을 노출시키는 단계, 및 ⅷ) 상기 SiON 패턴층 상에 게이트 전극 물질로 이루어지는 전극층을 형성하는 단계를 포함한다.
상기 제2목적을 달성하기 위한 제3방법은, ⅰ) 기판을 활성 영역 및 비활성 영역으로 정의하는 단계, ⅱ) 상기 활성 영역 상에 게이트 산화층을 형성하는 단계, ⅲ) 상기 게이트 산화층 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계, ⅳ) 상기 SiON층 상에 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전 물질층을 형성하는 단계, ⅴ) 열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고, 상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자로 이루어지는 양자점을 형성하는 단계, ⅵ) 상기 도전 물질층 및 상기 SiON층 일부를 순차적으로 식각하여 상기 게이트 산화층 표면을 노출시키는 단계를 포함한다.
따라서, 상기 방법들에 의하면, 균일한 분포 및 균일한 크기를 갖는 양자점을 용이하게 형성할 수 있다. 특히, 상기 방법은 상업적으로 이용이 가능한 생산성을 나타낸다. 그리고, 상기 방법은 반도체 장치의 게이트 전극의 형성에 적극적으로 응용할 수 있다.
이하, 본 발명을 상세하게 설명한다.
기판 상에 제1층을 적층한다. 상기 제1층은 과잉되게 존재하고, 약한 결합 에너지로 구속되는 제1원자를 포함하는 제1물질로 이루어진다. 구체적으로, 상기 제1원자는 Si 원자이고, 제1물질은 절연 물질이다. 상기 절연 물질은 산화 물질, 질화 물질 또는 이들의 혼합 물질로 이루어진다. 그리고, 상기 제1층은 플라즈마 강화 화학 기상 증착 방법으로 적층한다. 따라서, 상기 제1층은 플라즈마 강화 화학 기상 증착 방법으로 적층하는 절연 물질층이다. 예를 들면, 상기 절연 물질층에는 상기 Si 원자를 포함하는 SiON층이 있다. 상기 SiON층은 NH3, N2O 및 SiH4가스들을 사용하는 플라즈마 강화 화학 기상 증착 방법으로 적층한다. 구체적으로, 상기 NH3, N2O 및 SiH4가스는 1 : 0.1 내지 3.3 : 0.1 내지 1.3 정도의 비로 제공된다. 그리고, 90 내지 110 watt 정도의 파워를 인가하여 플라즈마를 형성한다.
도 1은 상기 SiON층을 적층할 때 가스 조건을 나타내는 그래프이다.
도 1을 참조하면, 상기 NH3는 150sccm 정도로 제공되고, 상기 파워는 100 watt 정도로 인가된다. 이때, 상기 N2O 및 SiH4가스가 Ⅰ 영역 내의 유량으로 제공될 경우에는 Si 원자가 과잉되게 존재하고, 약한 결합 에너지로 구속되는 SiON층이 형성된다. 특히, 상기 N2O 및 SiH4가스가 Ⅱ 영역 내의 유량으로 제공될 경우에는 상기 Ⅰ 영역보다 더욱 Si 원자가 과잉되게 존재하고, 약한 결합 에너지로 구속되는 SiON층이 형성된다. 즉, N2O 가스의 유량을 상대적으로 감소시키고, SiH4가스의유량을 상대적으로 증가시킬 경우 상기 Ⅱ 영역의 반응성을 갖는 SiON층의 형성이 가능하다. 그러나, 상기 N2O 및 SiH4가스가 Ⅲ 영역 내의 유량으로 제공될 경우에는 상기 Si 원자에 의한 반응이 일어나지 않는 SiON층이 형성된다.
상기 제1층 상에 제2층을 적층한다. 상기 제2층은 상기 제1원자와 물질 이동이 가능한 제2원자를 포함하는 제2물질로 이루어진다. 구체적으로, 상기 제2원자는 Al, Cu, Au, Pt, Cr, Ru 또는 Ta 원자이다. 그리고, 상기 제2물질은 도전 물질이다. 상기 도전 물질은 Si 화합물, Ge 화합물, Al, Cu, Au, Pt, Cr, Ru 및 Ta 물질로 구성되는 그룹 중에서 선택되는 적어도 어느 하나이다. 그리고, 상기 제2층은 스퍼터링 또는 화학 기상 증착 방법으로 적층한다. 따라서, 상기 제2층은 스퍼터링 또는 화학 기상 증착 방법으로 적층하는 도전 물질층이다. 예를 들면, 상기 도전 물질층에는 Al 원자를 포함하는 Al 물질층이 있다. 뿐만 아니라, 상기 도전 물질층에는 상기 Al 원자를 포함하는 Al-1%Si 물질로 이루어지는 Al 물질층이 있다.
상기 제1층의 제1원자와 상기 제2층의 제2원자를 서로 이동시킨다. 구체적으로, 물질 이동에 의해 상기 제1원자는 상기 제2층으로 이동시키고, 상기 제2원자는 상기 제1층으로 이동시킨다. 따라서, 상기 제1층 내에 상기 제2원자가 배열된다. 그리고, 상기 제1층 내에 배열된 상기 제2원자는 양자점으로 형성된다. 상기 물질 이동은, 예를 들면, 시간 및 온도에 의존하는 열처리에 의해 이루어진다. 즉, 상기 열처리를 통하여 상기 과잉되게 존재하는 제1원자가 상기 제2원자와 반응하여 이동하는 것이다. 또한, 상기 약한 결합 에너지로 구속되어 있는 제1원자가 상기 제2원자와 반응하여 이동하는 것이다. 이에 따라, 상기 제1층으로 이동한 상기 제2원자가 단결정의 양자점으로 형성되는 것이다. 이때, 상기 양자점은 70nm 이하의 직경을 갖는다. 따라서, 상기 방법으로 형성한 양자점은 64기가 디램 또는 1테라 디램 등의 제조에 적극적으로 응용할 수 있다.
이하, 본 발명에 따른 양자점 형성 방법을 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
제1실시예
도 2a를 참조하면, 기판(20) 상에 SiON층(22)을 적층한다. SiON층(22)은 NH3, N2O 및 SiH4가스들을 사용하는 플라즈마 강화 화학 기상 증착 방법으로 적층한다. 구체적으로, 상기 NH3가스 150sccm 정도로 제공되고, 상기 N2O 가스는 50sccm 정도로 제공되고, 상기 SiH4가스 200sccm 정도로 제공된다. 그리고, 100 watt 정도의 파워를 인가하여 플라즈마를 형성한다. 이에 따라, Si 원자가 과잉되게 존재하고, Si-O가 약한 결합 에너지로 구속되는 SiON층(22)이 적층된다. 그리고, SiON층(22)은 이후에 형성하는 양자점을 수용하는 두께보다 더 두껍게 형성한다.
도 2b를 참조하면, SiON층(22) 상에 도전 물질층으로서 Al층(24)을 적층한다. Al층(24)은 Al 물질을 타겟으로 하는 스퍼터링 방법으로 적층한다.
도 2c를 참조하면, 열처리를 수행한다. 상기 열처리는 400℃ 정도의 온도에서 60초 정도 동안 수행된다. 그 결과, SiON층(22)의 Si 원자와 Al층의 Al 원자가 서로 이동한다. 따라서, SiON층(22)에 Al 원자가 배열됨으로서 양자점(26)이 형성된다.
도 2d를 참조하면, Al층(24)을 식각시킨다. 따라서, 기판(20) 상에 양자점(26)을 갖는 SiON층(22)이 형성된다. 구체적으로, H3PO4, NHNO3, CH3COOH 및 H2O로 이루어지는 용액을 사용하는 습식 식각 또는 Clx가스를 사용하는 건식 식각을 수행하여 Al층(24)을 식각한다.
따라서, 상기 제1실시예에 의하면, 상기 Al 원자로 이루어지는 양자점을 갖는 SiON층을 용이하게 형성할 수 있다.
그리고, 상기 제1실시예와 동일한 방법을 수행하여 양자점을 형성해 보았다. 아울러, 투과 주사 현미경(TEM)을 사용하여 상기 양자점의 직경을 측정한 결과, 상기 양자점의 직경이 20nm 정도인 것을 확인할 수 있었다.
제2실시예
도 3a를 참조하면, 기판(30) 상에 SiON층(32)을 적층한다. SiON층(32)은 상기 제1실시예와 동일한 방법으로 적층한다. 이에 따라, Si 원자가 과잉되게 존재하고, Si-O가 약한 결합 에너지로 구속되는 SiON층(32)이 적층된다. 그리고, SiON층(32)은 이후에 형성하는 양자점을 수용하는 두께보다 더 두껍게 형성한다.
도 3b를 참조하면, SiON층(32)을 식각한다. 상기 식각에 의해 SiON층(32)은 기판(30) 표면이 노출되는 개구 부위(33)를 갖는다. 구체적으로, 상기 식각은 포토레지스트 패턴을 마스크로 사용하는 통상의 광학 리소그라피(optical lithography) 또는 최근 새로이 개발되고 있는 이-빔(E-beam) 리소그라피, X-레이 리소그라피 등에 의해 가능하다.
도 3c를 참조하면, 기판(30) 표면 및 SiON층(32) 상에 연속적으로 도전 물질층으로서 Al층(34)을 적층한다. Al층(34)은 상기 제1실시예와 동일한 방법으로 적층한다.
도 3d를 참조하면, 열처리를 수행한다. 상기 열처리 또한 상기 제1실시예와 동일한 방법으로 수행한다. 그 결과, SiON층(32)의 Si 원자와 Al층(34)의 Al 원자가 서로 이동한다. 따라서, SiON층(32)에 Al 원자가 배열됨으로서 양자점(36)이 형성된다.
도 3e를 참조하면, Al층(34)을 식각한다. 상기 식각은 상기 제1실시에와 동일한 방법으로 수행한다. 이에 따라, 패터닝된 SiON층(32) 내에 양자점(36)이 형성된다.
따라서, 상기 제2실시예에 의하면, 상기 패터닝된 SiON층 내에 Al 원자로 이루어지는 양자점을 용이하게 형성할 수 있다.
이하, 상기 양자점 형성 방법을 보다 구체적으로 설명하기로 한다.
제3실시예
도 4a를 참조하면, 기판(40) 상에 SiO2층(41)을 적층한다. SiO2층(41)은 통상의 방법에 의해 적층한다.
도 4b를 참조하면, SiO2층(41) 상에 SiON층(42)을 적층한다. SiON층(42)은 상기 제1실시예와 동일한 방법으로 적층한다. 이에 따라, Si 원자가 과잉되게 존재하고, Si-O가 약한 결합 에너지로 구속되는 SiON층(42)이 적층된다. 그리고, SiON층(42)은 이후에 형성하는 양자점을 수용하는 두께보다 더 두껍게 형성한다.
도 4c를 참조하면, SiON층(42) 상에 도전 물질층으로서 Al층(44)을 적층한다. Al층(44)은 상기 제1실시예와 동일한 방법으로 적층한다.
도 4d를 참조하면, Al층(44) 상에 저지층을 적층한다. 저지층(45)은 이후 열처리를 수행할 때 Al층(44)이 응집(agglomeration)되는 현상을 저지한다. 즉, Al층(44)의 두께가 얇을 경우 상기 열처리에 의해 부분적으로 응집이 발생하기 때문에 저지층(45)을 적층하여 상기 응집을 저지하는 것이다. 따라서, 저지층(45)은 도전 물질층과의 반응성이 없는 물질이 선택된다. 이에 따라, Al층(44)의 경우에는 TaN 물질로 이루어지는 저지층(45)을 적층하는 것이 바람직하다.
도 4e를 참조하면, 열처리를 수행한다. 상기 열처리 또한 상기 제1실시예와 동일한 방법으로 수행한다. 그 결과, SiON층(42)의 Si 원자와 Al층(44)의 Al 원자가 서로 이동한다. 따라서, SiON층(42)에 Al 원자가 배열됨으로서 양자점(46)이 형성된다.
도 4f를 참조하면, 저지층(45) 및 Al층(44)을 순차적으로 식각한다. 이에 따라, 양자점(46)을 갖는 SiON층(42)이 형성된다.
따라서, 상기 제3실시예에 의하면, 상기 Al 원자로 이루어지는 양자점을 갖는 SiON층을 용이하게 형성할 수 있다.
그리고, 상기 제3실시예에서, 상기 SiON층을 적층한 다음 상기 SiON층을 식각하여 개구 부위를 갖는 패턴을 형성할 수 있다. 이에 따라, 상기 SiO2층 상에 패터닝된 SiON층 내에 Al 원자로 이루어지는 양자점을 용이하게 형성할 수 있다.
상기 양자점을 갖는 SiON층은 게이트 전극의 폴리 실리콘층을 대신할 수 있다. 때문에, 1테라 디램 등과 같은 나노 소자의 제조에 적극적으로 응용할 수 있다. 그리고, 상기 폴리 실리콘층은 나노 소자의 게이트 전극으로 사용하기에 적합하지 않다. 이는, 나노 소자의 경우 고전 역학이 아닌 양자 역학으로 설명되는 물리적 현상을 갖기 때문이다. 따라서, 나노 소자의 경우 상기 양자점의 응용이 요구된다.
상기 나노 소자에 적용이 가능한 게이트 전극의 제조 방법을 살펴보면 다음과 같다.
제4실시예
도 5a를 참조하면, 기판(50)을 활성 영역(50a) 및 비활성 영역으로 정의한다. 상기 비활성 영역은 트렌치 구조물(51)에 의해 정의된다. 이외에도, 필드 산화 구조물 등에 의해 정의될 수도 있다.
도 5b를 참조하면, 활성 영역(50a) 및 비활성 영역(51) 상에 연속적으로 게이트 산화층(52)을 적층한다. 게이트 산화층(52)은 주로 SiO2층이 선택된다.
도 5c를 참조하면, 게이트 산화층(52) 상에 SiON층(54)을 적층한다. SiON층(54)은 상기 제1실시예와 동일한 방법으로 적층한다. 이에 따라, Si 원자가 과잉되게 존재하고, Si-O가 약한 결합 에너지로 구속되는 SiON층(54)이 적층된다. 그리고, SiON층(54)은 이후에 형성하는 양자점을 수용하는 두께보다 더 두껍게 형성한다.
도 5d를 참조하면, SiON층(54) 상에 도전 물질층으로서 Al층(56)을 적층한다. Al층(56)은 상기 제1실시예와 동일한 방법으로 적층한다. 그리고, Al층(56)이 응집도는 현상을 저지하기 위한 저지층(도시되지 않음)을 Al층(56) 상에 더 적층할 수 있다. 특히, 상기 도전 물질층이 Al 물질로 이루어질 경우 상기 저지층은 TaN 물질로 이루어지는 바람직하다.
도 5e를 참조하면, 열처리를 수행한다. 상기 열처리 또한 상기 제1실시예와 동일한 방법으로 수행한다. 그 결과, SiON층(54)의 Si 원자와 Al층(56)의 Al 원자가 서로 이동한다. 따라서, SiON층(54)에 Al 원자가 배열됨으로서 양자점(57)이 형성된다.
도 5f를 참조하면, Al층(56)을 식각하여 양자점(57)을 갖는 SiON층(54) 표면을 노출시킨다. Al층(56)의 식각 또한 상기 제1실시예와 동일한 방법으로 수행한다. 그리고, 상기 저지층을 적층한 경우에는 상기 저지층 및 Al층을 순차적으로 식각한다.
도 5g를 참조하면, 양자점(57)을 갖는 SiON층(54) 상에 전극층(58)을 적층한다. 전극층(58)은 게이트 전극 물질로 이루어진다. 상기 게이트 전극 물질에는, 예를 들면, WSi 등과 같은 물질이 있다.
도 5h를 참조하면, 전극층(58) 및 양자점(57)을 갖는 SiON층(54) 일부를 순차적으로 식각하여 게이트 산화층(52)을 노출시킨다. 이에 따라, 게이트 전극(59)이 형성된다.
따라서, 상기 제4실시예에 의하면, 상기 양자점을 갖는 SiON층을 게이트 전극에 적극적으로 응용할 수 있다.
그리고, 상기 기판 하부에 소스 전극 및 드레인 전극을 형성함으로서 반도체 장치의 트렌지스터 구조물이 형성된다.
그리고, 상기 제4실시예에서, 상기 SiON층을 적층한 다음 상기 SiON층을 식각하여 게이트 전극 구조의 패턴을 형성할 수 있다. 이어서, 상기 패턴으로 형성된 SiON층 내에 Al 원자로 이루어지는 양자점을 형성한 다음 상기 SiON층 상에 전극층을 형성할 수 있다.
제5실시예
도 6a를 참조하면, 기판(60)을 활성 영역 및 비활성 영역으로 정의한다. 상기 영역은 트렌치 구조물(61)에 의해 정의된다. 이외에도, 필드 산화 구조물에 의해 정의될 수도 있다. 그리고, 상기 활성 영역 및 비활성 영역 상에 연속적으로 게이트 산화층(62)을 적층한다. 게이트 산화층(62)은 주로 SiO2층이 선택된다. 이어서, 게이트 산화층(62) 상에 SiON층(64)을 적층한다. SiON층(64)은 상기 제1실시예와 동일한 방법으로 적층한다. 이에 따라, Si 원자가 과잉되게 존재하고, Si-O가 약한 결합 에너지로 구속되는 SiON층(64)이 적층된다. 그리고, SiON층(64)은 이후에 형성하는 양자점을 수용하는 두께보다 더 두껍게 형성한다. 이어서, SiON층(64) 상에 게이트 전극 물질로 이루어지는 도전 물질층(65)을 적층한다. 상기 게이트 전극 물질에는, 예를 들면, W 물질 등이 있다.
도 6b를 참조하면, 열처리를 수행한다. 그 결과, SiON층(64)의 Si 원자와 도전 물질층(65)의 반응 원자가 서로 이동한다. 도전 물질층(65)이 상기 W 물질로 이루어질 경우, W 원자가 SiON층(64)으로 이동하고, Si 원자가 도전 물질층(65)으로 이동한다. 이에 따라, SiON층(64) 내에는 W 원자로 이루어지는 양자점(67)이 배열되고, 도전 물질층(65)은 WSi 물질을 갖는다.
도 6c를 참조하면, 도전 물질층(65) 및 양자점(67)을 갖는 SiON(64)층 일부를 순차적으로 식각하여 게이트 산화층(62)을 노출시킨다. 이에 따라, 게이트 전극(68)이 형성된다.
따라서, 상기 제5실시예에 의하면, 상기 도전 물질층을 게이트 전극의 전극층으로 사용할 수 있다. 특히, 상기 도전 물질층을 W 물질로 적층할 경우에는 상기 도전 물질층을 상기 전극층으로 용이하게 사용할 수 있다.
이와 같이, 본 발명에 의하면, 70nm 이하의 직경을 갖는 양자점을 용이하게 형성할 수 있다. 또한, 물질 이동을 이용하기 때문에 균일한 분포를 갖는 양자점을 형성할 수 있다. 따라서, 크기, 분포 등의 제어가 가능한 양자점을 형성할 수 있기 때문에 나노 소자의 제조에 적극적으로 응용할 수 있는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 기판 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 제1원자를 포함하는 제1물질로 이루어지는 제1층을 적층하는 단계;
    상기 제1층 상에 상기 제1원자와 물질 이동이 가능한 제2원자를 포함하는 제2물질로 이루어지는 제2층을 적층하는 단계; 및
    상기 물질 이동에 의해 상기 제1원자는 상기 제2층으로 이동시키고, 상기 제2원자는 상기 제1층으로 이동시켜 상기 제1층 내에 상기 제2원자를 배열시키는 단계를 포함하는 것을 특징으로 하는 양자점 형성 방법.
  2. 제1항에 있어서, 상기 제2층을 제거하여 상기 제1층 표면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 양자점 형성 방법.
  3. 제1항에 있어서, 상기 제1원자는 Si 원자이고, 상기 제1물질은 절연 물질인 것을 특징으로 하는 양자점 형성 방법.
  4. 제3항에 있어서, 상기 절연 물질은 산화 물질, 질화 물질 또는 이들의 혼합 물질인 것을 특징으로 하는 양자점 형성 방법.
  5. 제1항에 있어서, 상기 제2원자는 Al, Cu, Au, Pt, Cr, Ru 또는 Ta 원자이고,상기 제2물질은 도전 물질인 것을 특징으로 하는 양자점 형성 방법.
  6. 제5항에 있어서, 상기 도전 물질은 Si 화합물, Ge 화합물, Al, Cu, Au, Pt, Cr, Ru 및 Ta 물질로 구성되는 그룹 중에서 선택되는 적어도 어느 하나인 것을 특징으로 하는 양자점 형성 방법.
  7. 제1항에 있어서, 상기 제1층은 절연 물질층이고, 상기 제2층은 도전 물질층인 것을 특징으로 하는 양자점 형성 방법.
  8. 제1항에 있어서, 상기 제1층은 플라즈마 강화 화학 기상 증착(PECVD) 방법으로 적층하는 것을 특징으로 하는 양자점 형성 방법.
  9. 제1항에 있어서, 상기 물질 이동은 온도 및 시간에 의존하는 열처리에 의해 이루어지는 것을 특징으로 하는 양자점 형성 방법.
  10. 제1항에 있어서, 상기 제1층은 기판 전체 영역에 적층되고, 상기 물질 이동에 의해 상기 제1층 내에 균일한 분포로 상기 제2원소를 배열시키는 것을 특징으로 하는 양자점 형성 방법.
  11. 제1항에 있어서, 상기 제1층은 상기 기판 표면이 노출되는 개구 부위를 갖고, 상기 개구 부위를 갖는 제1층 상에 상기 제2층을 형성한 다음 상기 물질 이동에 의해 상기 제1층 내에 상기 제2원소를 배열시키는 것을 특징으로 하는 양자점 형성 방법.
  12. 기판 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계;
    상기 SiON층 상에 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전 물질층을 형성하는 단계; 및
    열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고, 상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자를 배열시키는 단계를 포함하는 것을 특징으로 하는 양자점 형성 방법.
  13. 제12항에 있어서, 상기 SiON층은 NH3, N2O 및 SiH4가스들을 사용하는 플라즈마 강화 화학 기상 증착 방법으로 형성하는 것을 특징으로 하는 양자점 형성 방법.
  14. 제13항에 있어서, 상기 SiON층은 상기 NH3, N2O 및 SiH4가스를 1 : 0.1 내지 3.3 : 0.1 내지 1.3 정도의 유량으로 제공하고, 플라즈마를 형성하기 위한 파워를 90 내지 110 Watt 정도로 인가하는 플라즈마 강화 화학 기상 증착 방법으로 형성하는 것을 특징으로 하는 양자점 형성 방법.
  15. 제12항에 있어서, 상기 반응 원자는 Al, Cu, Au, Pt, Cr, Ru 또는 Ta 원자이고, 상기 도전 물질은 Si 화합물, Ge 화합물, Al, Cu, Au, Pt, Cr, Ru 및 Ta 물질로 구성되는 그룹 중에서 선택되는 적어도 어느 하나인 것을 특징으로 하는 양자점 형성 방법.
  16. ⅰ) 기판을 활성 영역 및 비활성 영역으로 정의하는 단계;
    ⅱ) 상기 활성 영역 상에 게이트 산화층을 형성하는 단계;
    ⅲ) 상기 게이트 산화층 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계;
    ⅳ) 상기 SiON층 상에 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전 물질층을 형성하는 단계;
    ⅴ) 열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고, 상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자로 이루어지는 양자점을 형성하는 단계;
    ⅵ) 상기 도전 물질층을 제거하여 상기 SiON층 표면을 노출시키는 단계;
    ⅶ) 상기 SiON층 상에 게이트 전극 물질로 이루어지는 전극층을 형성하는 단계; 및
    ⅷ) 상기 전극층 및 SiON층 일부를 순차적으로 식각하여 상기 게이트 산화층 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  17. 제16항에 있어서, 상기 도전 물질층을 형성한 다음 상기 도전 물질층 상에 상기 열처리를 수행할 때 상기 도전 물질층이 응집되는 현상을 저지하기 위한 저지층을 형성하는 단계와, 상기 열처리를 수행한 다음 상기 저지층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  18. 제16항에 있어서, 상기 양자점은 그 직경이 70nm 이하인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  19. ⅰ) 기판을 활성 영역 및 비활성 영역으로 정의하는 단계;
    ⅱ) 상기 활성 영역 상에 게이트 산화층을 형성하는 단계;
    ⅲ) 상기 게이트 산화층 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계;
    ⅳ) 상기 SiON층 일부를 식각하여 상기 게이트 산화층 표면이 노출되는 SiON 패턴층을 형성하는 단계;
    ⅴ) 상기 SiON 패턴층 및 상기 게이트 산화층 상에 연속적으로 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전 물질층을 형성하는 단계;
    ⅵ) 열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고,상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자로 이루어지는 양자점을 형성하는 단계;
    ⅶ) 상기 도전 물질층을 제거하여 상기 SiON 패턴층 표면 및 상기 게이트 산화층을 노출시키는 단계; 및
    ⅷ) 상기 SiON 패턴층 상에 게이트 전극 물질로 이루어지는 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 형성 방법.
  20. 제19항에 있어서, 상기 도전 물질층을 형성한 다음 상기 도전 물질층 상에 상기 열처리를 수행할 때 상기 도전 물질층이 응집되는 현상을 저지하기 위한 저지층을 형성하는 단계와, 상기 열처리를 수행한 다음 상기 저지층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  21. 제19항에 있어서, 상기 양자점은 그 직경이 70nm 이하인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  22. ⅰ) 기판을 활성 영역 및 비활성 영역으로 정의하는 단계;
    ⅱ) 상기 활성 영역 상에 게이트 산화층을 형성하는 단계;
    ⅲ) 상기 게이트 산화층 상에 과잉되게 존재하고, 약한 결합 에너지로 구속되는 Si 원자를 포함하는 SiON층을 형성하는 단계;
    ⅳ) 상기 SiON층 상에 상기 Si 원자와 물질 이동이 가능한 반응 원자를 포함하는 도전 물질로 이루어지는 도전 물질층을 형성하는 단계;
    ⅴ) 열처리를 수행하여 상기 Si 원자는 상기 도전 물질층으로 이동시키고, 상기 반응 원자는 상기 SiON층으로 이동시켜 상기 SiON층 내에 상기 반응 원자로 이루어지는 양자점을 형성하는 단계; 및
    ⅵ) 상기 도전 물질층 및 상기 SiON층 일부를 순차적으로 식각하여 상기 게이트 산화층 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
  23. 제22항에 있어서, 상기 도전 물질은 W, Al, Cu, Au, Pt, Cr, Ru 및 Ta 물질로 구성되는 그룹 중에서 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
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