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KR100404230B1 - 반도체 기억 소자의 테스트 모드의 제어 회로 - Google Patents

반도체 기억 소자의 테스트 모드의 제어 회로 Download PDF

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KR100404230B1
KR100404230B1 KR10-2001-0057601A KR20010057601A KR100404230B1 KR 100404230 B1 KR100404230 B1 KR 100404230B1 KR 20010057601 A KR20010057601 A KR 20010057601A KR 100404230 B1 KR100404230 B1 KR 100404230B1
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signal
test mode
reset
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slave
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이상윤
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주식회사 하이닉스반도체
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Abstract

본 발명은 테스트 모드에서 인스트럭션 입력에 할당되는 포트들을 가변시켜 다기능을 가진 포트들을 용이하게 테스트하는 반도체 기억 소자의 테스트 모드 제어 회로에 관한 것으로, 라이트 신호와 매스터 모드 인에이블 신호를 논리 연산하여 제 1 제어 신호를 출력하는 제 1 연산부와, 테스트 모드 제어 레지스터를 초기화시키는 파워 온 리셋 신호를 출력하는 파워 온 리셋부와, 상기 제 1 제어신호에 응답하여 슬레이브 인에이블 신호를 출력하는 테스트 모드 제어 레지스터와, 테스트 모드 리셋 신호와 입력 신호 인에이블 신호에 응답하여 제 2, 제 3 제어 신호를 출력하는 테스트 모드 입력 신호 제어부와, 상기 제 2, 제 3 제어 신호를 논리 연산하여 카운터 클럭 신호와 카운터 리셋 신호를 출력하는 제 2 연산부와, 상기 클럭 신호와 카운터 리셋 신호에 응답하여 클럭 카운팅을 수행하여 각 비트별 카운트 신호를 출력하는 테스트 모드 카운터와, 상기 슬레이브 인에이블 신호에 응답하여 상기 테스트 모드 카운터의 각 비트별 카운트 신호를 인가받고 매스터 모드 인에이블 신호와 슬레이브 모드 인에이블 신호를 선택적으로 출력하여 상기 테스트 모드 입력 신호 제어부로 다시 인가하는 제어부로 구성된다.

Description

반도체 기억 소자의 테스트 모드의 제어 회로{Circuit for Controling Test Mode in Semiconductor Memory Device}
본 발명은 반도체 기억 소자에 관한 것으로 특히, 테스트 모드에서 인스트럭션 입력에 할당되는 포트들을 가변시켜 다기능을 가진 포트들을 용이하게 테스트하는 반도체 기억 소자의 테스트 모드 제어 회로 및 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 기억 소자의 테스트 모드 제어 회로를 설명하면 다음과 같다.
도 1은 종래의 테스트 모드를 나타낸 블록도이다.
도 1과 같이, 종래의 테스트 모드는 리셋 신호(RESET)와, 포트 입력 신호(XIN)를 받아 모드 진입 시간을 제어하는 모드 진입 제어부(11)와, 상기 모드 진입 제어부(11)에서 출력된 신호를 받아 포트 인스트럭션(port instruction)을 출력하는 포트 제어부(12)와, 메모리 인스트럭션(memory instruction)을 출력하는 메모리(15)와, 상기 메모리 인스트럭션(memory instruction)과 포트 인스트럭션(port instruction)을 받아 선택적으로 인스트럭션 입력 신호(instruction input)를 출력하는 먹스(MUX)(13)와, 상기 먹스에서 출력한 인스트럭션 입력 신호를 인가받는 CPU(14)로 구성된다.
도 2는 도 1의 모드 진입 제어부(11)를 나타낸 논리 회로도이다.
도 2와 같이, 상기 모드 진입 제어부는 리셋 신호(RESET)를 인가받아 약간의 지연된 리셋 신호 파형을 출력하는 제 1, 제 2 인버터(21, 22)와, 포트 입력 신호(XIN)와 리셋 신호(REST)를 인가받아 논리합하는 오아 게이트(23)와, 4개의 플립플랍으로 이루어져 상기 오아 게이트(23)의 출력을 카운터 리셋 신호(rst)로 인가받고 전단의 정출력(Q)이 후단의 클럭바 신호(CKB)로 인가되며 제 1단 클럭 신호(CK)는 상기 제 2 인버터(22)의 출력 신호를 인가받아 4클럭 연산하는 테스트 모드 카운터(블록 표시. 24, 25, 26, 27)와, 상기 테스트 모드 카운터(24, 25, 26, 27)의 4개 출력을 받아 테스트 모드 인에이블 신호(TM_Enable)를 출력하는 제어부(28)로 구성된다.
도 3은 도 2의 입력 신호 변화에 따른 타이밍도이다.
도 3과 같이, 테스트 모드 진입은 포트 입력 신호(XIN)가 하이 레벨인 동안 입력 신호인 리셋 신호(RESET)의 라이징 신호(rising signal)를 카운팅하여 최종 라이징 에지(rising edge)에서 테스트 모드(test mode)로 진입하게 된다.
상기 테스트 모드(test mode) 진입시, 테스트 모드 카운터(test mode counter)는 테스트 모드 진입에 해당하는 카운터 값을 유지하게 되며, CPU(Control Processing Unit)의 인스트럭션 입력(instruction input)은 메모리 인스트럭션(Memory instruction) 입력에서 포트 인스트럭션(port instruction) 입력으로 스위칭(switching)하게 된다.
여기서의 인스트럭션 입력은 상기 먹스(MUX)(13)를 통해 스위칭 동작을 한다.
또한, 테스트 모드 카운터는 리셋 신호(RESET: 리셋 단자에서 인가)와 포트 입력 신호(XIN: 입력 포트에서 인가)가 모두 로우인 상태에서는, 상기 리셋 신호(RESET)와 포트 입력 신호(XIN)를 논리합 연산하는 소자(23)의 출력을 카우터 리셋 신호(rst)로 받으므로, 클리어 상태(cleart state)를 유지한다.
테스트 모드에 진입할 때의 특정 포트는 테스트를 위한 인스트럭션 입력 포트(instruction input port)로 할당되며, 다른 기능으로 사용되지 못한다. 이러한 특정 포트는 테스트 모드에서 벗어나면 원래의 기능으로 복귀된다.
상기와 같은 종래의 반도체 기억 소자의 테스트 모드 제어 회로는 다음과 같은 문제점이 있다.
첫째, 인스트럭션(instruction) 입력으로 할당된 포트(port)가 멀티 펑크션(multi-function : 어떤 목적을 위하여 작동되는 기능으로서 메모리나 데이터를 입출력할 수 있는 능력을 말한다) 기능을 가진 포트일 때, 인스트럭션 입력(instruction input)의 할당 이후로는 이러한 멀티 펑크션 기능을 테스트할 수 없다.
둘째, 리셋 단자와 입력 포트가 그 고유의 기능인 소자의 리셋(reset)과 클록(clock) 입력 단자로 사용되는 테스트 외에 다른 기능을 테스트할 경우 종래의 테스트 모드에서는 리셋 신호(RESET)와 입력 신호(XIN)가 모두 로우 상태가 되는 순간 테스트 모드 카운터(test mode counter)가 클리어(clear) 상태가 되어 테스트 모드(test mode)에서 벗어날 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 테스트 모드에서 인스트럭션 입력에 할당되는 포트들을 가변시켜 다기능을 가진 포트들을 용이하게 테스트하는 반도체 기억 소자의 테스트 모드 제어 회로 및 방법을 제공하는 데, 그 목적이 있다.
도 1은 종래의 테스트 모드를 나타낸 블록도
도 2는 도 1의 모드 진입 제어부를 나타낸 논리 회로도
도 3은 도 2의 입력 신호 변화에 따른 타이밍도
도 4는 본 발명의 테스트 모드 제어 회로를 나타낸 블록도
도 5는 도 4의 인스트럭션 입력 포트의 변경을 나타낸 타이밍도
도 6은 도 4의 테스트 모드 진입 후 리셋 핀을 다른 기능으로 테스트하는 경우를 나타낸 타이밍도
도면의 주요 부분에 대한 부호 설명
41 : 제 1 연산부 42 : 파워 온 리셋부
43 : 테스트 모드 제어 레지스터 44 : 테스트 모드 입력신호 제어부
45, 46, 47 : 제 2 연산부 48, 49, 50, 51 : 테스트 모드 카운터
52 : 제어부
Wt : 라이트 신호 POR : 파워 온 리셋 신호
RESET : 리셋 신호 XIN : 포트 입력 신호
Slave_Enable : 슬레이브 인에이블 신호
MM_Enable : 매스터 모드 인에이블 신호
SM_Enable : 슬레이브 모드 인에이블 신호
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 기억 소자의 테스트 모드 제어 회로는 라이트 신호와 매스터 모드 인에이블 신호를 논리 연산하여 제 1 제어 신호를 출력하는 제 1 연산부와, 테스트 모드 제어 레지스터를 초기화시키는 파워 온 리셋 신호를 출력하는 파워 온 리셋부와, 상기 제 1 제어신호에 응답하여 슬레이브 인에이블 신호를 출력하는 테스트 모드 제어 레지스터와, 테스트 모드 리셋 신호와 입력 신호 인에이블 신호에 응답하여 제 2, 제 3 제어 신호를 출력하는 테스트 모드 입력 신호 제어부와, 상기 제 2, 제 3 제어 신호를 논리 연산하여 카운터 클럭 신호와 카운터 리셋 신호를 출력하는 제 2 연산부와, 상기 클럭 신호와 카운터 리셋 신호에 응답하여 클럭 카운팅을 수행하여 각 비트별 카운트 신호를 출력하는 테스트 모드 카운터와, 상기 슬레이브 인에이블 신호에 응답하여 상기 테스트 모드 카운터의 각 비트별 카운트 신호를 인가받고 매스터 모드 인에이블 신호와 슬레이브 모드 인에이블 신호를 선택적으로 출력하여 상기 테스트 모드 입력 신호 제어부로 다시 인가하는 제어부로 구성된다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 기억 소자의 테스트 모드 제어 회로를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 테스트 모드 제어 회로를 나타낸 블록도이다.
도 4와 같이, 본 발명의 테스트 모드 제어 회로는 라이트 신호(Wt)와 매스터 모드 인에이블 신호(MM_Enable)를 논리 연산하여 제 1 제어 신호를 출력하는 제 1 연산부(41)와, 테스트 모드 제어 레지스터를 초기화하는 파워 온 리셋 신호(POR)를 출력하는 파워 온 리셋부(42)와, 상기 제 1 제어신호에 응답하여 슬레이브 인에이블 신호(Slave_Enable)를 출력하는 테스트 모드 제어 레지스터(43)와, 테스트 모드 리셋 신호(RESET)와 입력 신호 인에이블 신호(XIN)에 응답하여 제 2, 제 3 제어 신호를 출력하는 테스트 모드 입력 신호 제어부(44)와, 상기 제 2, 제 3 제어 신호를 논리 연산하여 카운터 클럭 신호(CK)와 카운터 리셋 신호(rst)를 출력하는 제 2 연산부(45, 46, 47)와, 상기 클럭 신호(CK)와 카운터 리셋 신호(rst)에 응답하여 클럭 카운팅을 수행하여 각 비트별 카운트 신호를 출력하는 테스트 모드 카운터(48, 49, 50, 51)와, 상기 슬레이브 인에이블 신호(Slave_Enable)에 응답하여 상기 테스트 모드 카운터(48, 49, 50, 51)의 각 비트별 카운트 신호를 인가받고 매스터 모드 인에이블 신호(MM_Enable)와 슬레이브 모드 인에이블 신호(SM_Enable)를 출력하여 상기 테스트 모드 입력 신호 제어부(44)로 다시 인가하는 제어부(52)로 구성된다.
상기 제 1 연산부(41)는 라이트 신호(Wt)와 매스터 모드 인에이블 신호(MM_Enable)가 모두 하이 신호일 때, 상기 테스트 모드 제어 레지스터(43)를 동작하도록 한다. 이를 위해 상기 제 1 연산부(41)는 앤드 게이트를 이용한다.
신호적인 측면에서는 테스트 모드 상태(Test Mode)에서는 매스터 모드(Master Mode)가 인에이블(Enable) 상태에 있을 때에, 라이트 신호(Wt)가 인가되는 것이다.
상기 파워 온 리셋부(42)는 상기 테스트 모드 제어 레지스터(43)를 초기화하는 파워 온 리셋 신호(Power On Reset : POR)를 인가한다.
상기 테스트 모드 제어 레지스터(43)는 상기 제 1 신호 및 파워 온 리셋 신호(POR)에 응답하여 슬레이브 인에이블 신호(Slave_Enable)를 출력하는 데, 상기 슬레이브 인에이블 신호(Slave_Enable)는 제 1 연산부(41)의 결과로 매스터 모드 인에이블 신호(MM_Enable: 상기 매스터 모드는 제어부로부터 출력되어 인가되는 신호)에 의해 제어된다(매스터 모드 인에이블 신호(MM_Enable)가 하이 신호로 천이한 이후에 상기 슬레이브 인에이블 신호(Slave_Enable)가 하이 신호로 천이하게 됨).
상기 테스트 모드 입력 신호 제어부(44)는 상기 테스트 모드 카운터(48, 49, 50, 51)를 구동시키는 카운터 클럭 신호(CK)와 카운터 리셋 신호(rst)를 발생시키기 위해 구비된 블록으로서, 리셋 신호(RESET)와 포트 입력 신호(XIN)를 인가받아 동작하여 제 2 제어 신호, 제 3 제어 신호를 출력한다.
상기 제 2 연산부(45, 46, 47)는 상기 제 2 제어 신호를 지연시켜 카운터 클럭 신호(CK)로 출력하는 제 1 인버터(45), 제 2 인버터(46)와, 상기 제 2 제어 신호와 제 3 제어 신호를 논리합하여 카운터 리셋 신호(rst)로 출력하는 오아 게이트(47)로 이루어진다.
즉, 상기 제 2 연산부(45, 46, 47)는 상기 테스트 모드 입력 신호 제어부(44)로부터 출력된 제 2 제어 신호를 소정 시간(제 1, 제 2 인버터가 가진 타임 딜레이) 지연시켜 상기 테스트 모드 카운터(48, 49, 50, 51)의 클럭 신호(CK)를 출력하고, 또한, 제 2, 제 3 제어 신호가 모두 로우 신호일 때는 상기 테스트 모드 카운터(48, 49, 50, 51)를 리셋 상태를 유지하는 기능을 한다.
상기 테스트 모드 카운터(48, 49, 50, 51)는 4개의 T 플립플랍으로 구성되며, 각 플립플랍에서 1비트 출력을 하여, 4개의 플립플랍으로 4비트 클럭 카운터 기능을 한다.
상기 테스트 모드 카운터의 제 1 플립플랍(48)은 상기 제 2 인버터(47)의 출력을 클럭 신호(CK)로 인가받고, 상기 오아 게이트(45)의 출력을 리셋 신호(rst)로 인가받아 동작하고, 그 정출력(Q)은 제 2 플립플랍(49)의 클럭바(CKB) 신호로, 그 부출력(QB)은 제 2 플립플랍(49)의 클럭 신호(CK)로 인가한다.
상기 제 1 플립플랍(48)과 같이, 제 2, 제 3 플립플랍(49, 50)은 정출력(Q)은 다음 플립플랍(50, 51)의 클럭바(CKB) 신호로, 그 부출력(QB)은 다음 플립플랍(50, 51)의 클럭 신호(CK)로 인가한다.
상기 테스트 모드 카운터 각각의 플립플랍(48, 49, 50, 51)의 정출력(Q)은 제어부(52)로 인가된다.
상기 제어부(52)는 상기 테스트 모드 제어 레지스터(43)로부터 인가된 슬레이브 인에이블 신호(Slave_Enable)와 상기 테스트 모드 카운터의 각각의 플립플랍(48, 49, 50, 51)의 출력을 인가받아 테스트 모드가 매스터 모드(Master Mode)인지, 슬레이브 모드(Slave Mode)인지 정의할 매스터 모드 인에이블 신호(MM_Enable)와 슬레이브 모드 인에이블 신호(SM_Enable)를 출력한다.
상기 매스터 모드 인에이블 신호(MM_Enable)와 슬레이브 모드 인에이블신호(SM_Enable)는 다시 테스트 모드 입력 신호 제어부(44)로 인가되며, 상기 테스트 모드 입력 신호 제어부(44)는 이에 응답하여 제 2, 제 3 제어 신호를 출력한다.
도 5는 본 발명의 인스트럭션 입력 포트의 변경을 나타낸 타이밍도이다.
본 발명의 테스트 모드 제어 회로는 파워 온 리셋 신호(POR)의 하이 신호 발생으로 초기화되어 동작한다.
본 발명의 테스트 모드 제어 회로의 구동 전에는 상기 CPU에 메모리 인스트럭션(memory instruction)을 입력하는 노멀 상태(normal state)를 유지하다가, 테스트 모드 제어 회로 구동 후에 포트 인스트럭션(port instruction)을 입력하는 테스트 모드 상태(test mode state)로 전환한다.
이러한 전환은 리셋 신호(RESET)의 라이징 신호(rising signal)를 카운팅하여 최종 라이징 에지(리셋 신호가 클럭킹 동작을 하다 액티브 상태를 계속적으로 유지하는 시점)에 응답하여 이루어진다.
본 발명에서는 상기 테스트 모드(test mode)는 매스터 모드(master mode)와 슬레이브 모드(slave mode) 두 가지 상태로 진행되며, 테스트 모드가 아닐 때는 종래와 마찬가지로 노멀 상태(normal state)를 나타낸다.
이 때, 테스트 모드(test mode)시 상기 테스트 모드 입력 신호 제어부(44)는 각각 매스터 모드(master mode)일 때와 슬레이브 모드(slave mode)일 때 별개의 입력 신호를 인가받아 동작한다. 즉, 매스터 모드(master mode)일 때는 리셋 신호(RESET)와 포트 입력 신호(XIN)를 원래의 입력 단자에서 인가받고, 슬레이브 모드(slave mode)일 때는 슬레이브 모드 인에이블 신호(slave mode enable)를 각각테스트 모드 입력 신호 제어부(44)를 구동시키는 리셋 신호와 포트 입력 신호로 인가받는다.
상기 리셋 신호(RESET)에 응답하여 상기 매스터 모드 인에이블 신호(MM_Enable)가 액티브 구간일 때, CPU에는 메모리 인스트럭션(memory instruction)을 대신하여 포트 인스트럭션(port instruction)이 인가된다.
상기 매스터 모드 인에이블 신호(MM_Enable)가 액티브 구간일 때, 상기 라이트 신호(Wt)가 인가되면, 이에 응답하여 슬레이브 인에이블 신호(Slave_Enable)가 하이 신호로 천이한다.
상기 테스트 모드 제어 레지스터(43)는 매스터 모드로 진입해야만 라이팅이 가능하며, 또한 파워온 리셋 신호(POR)의 하이 신호인가 이후에는 리셋 신호(RESET)의 상태에 관계없이 라이팅(writint)된 값을 유지한다.
이어, 상기 리셋 신호(RESET)가 다시 라이징(rising)을 계속적으로 유지하는 상태가 되면, 상기 슬레이브 모드 인에이블 신호(SM_Enable)는 하이 신호로 천이하게 되고, 이에 응답하여 포트 인스트럭션(Port instruction)이 CPU에 인가되게 된다.
도 5와 같이, 포트 인스트럭션을 CPU에 인가하는 포트를 변경할 때는, 상기 테스트 모드 제어 레지스터(43)의 슬레이브 인에이블 신호(Slave_Enable)로 포트1256(PORT1256)을 액티브(active) 시킨다.
슬레이브 인에이블(PORT1256) 신호가 액티브(하이 신호 유지)된 상태에서 리셋 신호(RESET)와 포트 입력 신호(XIN)를 변경(상기 리셋 신호가 라이징 상태를 계속적으로 유지하도록 함)하여 테스트 모드에 진입하게되면 인스트럭션 입력 포트(instruction input port)는 매스터 모드의 포트(PORT1234)에서 슬레이브 모드의 포트(PORT1256)로 할당되어 매스터 모드에서 테스트하지 못한 PORT3, PORT4의 다른 기능들을 테스트할 수 있다.
다른 포트들에 대한 할당은 상기와 같은 방법으로 가능하며, 테스트 모드 제어 레지스터(43)의 초기화는 파워 온 리셋 신호(POR)에 의해 이루어진다.
도 6은 본 발명의 테스트 모드 진입 후 리셋 핀의 다른 기능을 테스트하는 경우를 나타낸 타이밍도이다.
도 6과 같이, 리셋 신호가 인가되는 핀(Pin)의 다른 기능을 테스트하는 경우는 도 5에서 제시한 인스트럭션 변경 방법과 같고, 단지 슬레이브 인에이블 신호(Slave Enable)와 슬레이브 모드 인에이블 신호(SM_Enable)의 발생 방법만을 달리하여 진행한다.
슬레이브 모드 인에이블 신호(SM_Enable)가 액티브 상태(active state)가 되면 리셋 핀의 신호변화가 더 이상 상기 테스트 모드 입력 신호 제어부(44)에서 나오는 제 2 제어 신호(소정 시간 지연되어 상기 테스트 모드 카운터의 클록 입력으로 사용됨)에 영향을 끼치지 못하도록 한다. 즉, 리셋 신호(RESET)를 출력하는 리셋 포트는 타기능을 테스트하는 데 기여할 수 있다.
이는 포트 입력 신호가 인가되는 핀(Pin)에서도 적용되며 매스터 모드로 복귀하기 위해서는 파워 온 리셋 신호(PORT)를 하이 신호로 천이하면 가능하다.
상기와 같은 본 발명의 반도체 소자의 테스트 모드 제어 방법은 다음과 같은 효과가 있다.
첫째, 고정된 인스트럭션 입력 포트(instruction input port)를 가변시켜, 인스트럭션(instruction) 입력 포트의 다른 기능을 테스트 할 수 있다.
둘째, 테스트 입력 신호인 리셋 단자(RESET pin)와 입력 단자(XIN pin)가 멀티 펑크션(multi function) 기능을 가진 경우 테스트 모드(test mode) 진입 후라도 인스트럭션 입력(instruction input) 기능 외에 다른 기능을 테스트 할 수 있다.
셋째, 슬레이브 테스트 모드(slave test mode)는 매스터 모드(master test mode) 진입 후 테스트 모드 제어 레지스터(test mode control register)에 슬레이브 인에이블 신호(slave enable)를 활성화시키고, 다시 테스트 모드(test mode) 진입을 한다.
따라서, 상기 슬레이브 테스트 모드(slave test mode)는 매스터 인에이블 신호(Master enable signal)에 의해 제어되므로, 오동작(Mal Function) 없이 사용자 어플리케이션(application) 따라 정확한 연산을 수행할 수 있다.

Claims (9)

  1. 라이트 신호와 매스터 모드 인에이블 신호를 논리 연산하여 제 1 제어 신호를 출력하는 제 1 연산부;
    테스트 모드 제어 레지스터를 초기화시키는 파워 온 리셋 신호를 출력하는 파워 온 리셋부;
    상기 제 1 제어신호에 응답하여 슬레이브 인에이블 신호를 출력하는 테스트 모드 제어 레지스터;
    테스트 모드 리셋 신호와 입력 신호 인에이블 신호에 응답하여 제 2, 제 3 제어 신호를 출력하는 테스트 모드 입력 신호 제어부;
    상기 제 2, 제 3 제어 신호를 논리 연산하여 카운터 클럭 신호와 카운터 리셋 신호를 출력하는 제 2 연산부;
    상기 클럭 신호와 카운터 리셋 신호에 응답하여 클럭 카운팅을 수행하여 각 비트별 카운트 신호를 출력하는 테스트 모드 카운터;
    상기 슬레이브 인에이블 신호에 응답하여 상기 테스트 모드 카운터의 각 비트별 카운트 신호를 인가받아 매스터 모드 인에이블 신호와 슬레이브 모드 인에이블 신호를 선택적으로 출력하는 제어부를 포함하여 구성됨을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  2. 제 1항에 있어서, 상기 제 1 연산부는 상기 라이트 신호와 상기 매스터 모드인에이블 신호가 모두 하이 레벨일 때 상기 테스트 모드 제어 레지스터가 동작하도록 제 1 제어 신호를 인가함을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  3. 제 2항에 있어서, 상기 제 1 연산부는 앤드 게이트로 구성함을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  4. 제 1항에 있어서, 상기 제 2 연산부는
    상기 제 2 제어 신호를 지연시켜 카운터 클럭 신호(CK)로 출력하는 제 1 인버터, 제 2 인버터와,
    상기 제 2 제어 신호와 제 3 제어 신호를 논리합하여 카운터 리셋 신호로 출력하는 오아 게이트를 포함하여 이루어짐을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  5. 제 1항에 있어서, 상기 테스트 모드 카운터는 4비트 카운터로 구성함을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  6. 제 1항에 있어서, 상기 제어부의 출력 중 슬레이브 인에이블 신호는 상기 슬레이브 인에이블 신호와 리셋 신호가 모두 하이 레벨일 때 액티브 동작함을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  7. 제 1항에 있어서, 상기 테스트 모드 입력 신호 제어부는 매스터 모드와 슬레이브 모드일 때 별개의 입력 단자에서 신호를 인가받음을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  8. 제 7항에 있어서, 리셋 신호와 포트 입력 신호를 각각
    매스터 모드일 때는 반도체 기억 소자 내 원 리셋 핀과 포트 입력 핀으로부터 인가받고,
    슬레이브 모드일 때는 상기 제어부로부터 인가된 슬레이브 모드 인에이블 신호로부터 인가받음을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
  9. 제 8항에 있어서, 슬레이브 모드일 때, 상기 원 리셋 핀과 포트 입력 핀은 타기능을 테스트함을 특징으로 하는 반도체 기억 소자의 테스트 모드 제어 회로.
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