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KR100403352B1 - 솔더 페이스트 웨이퍼 레벨 패키지 및 그 제조 방법 - Google Patents

솔더 페이스트 웨이퍼 레벨 패키지 및 그 제조 방법 Download PDF

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KR100403352B1
KR100403352B1 KR10-2001-0082678A KR20010082678A KR100403352B1 KR 100403352 B1 KR100403352 B1 KR 100403352B1 KR 20010082678 A KR20010082678 A KR 20010082678A KR 100403352 B1 KR100403352 B1 KR 100403352B1
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KR
South Korea
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insulating layer
circuit wiring
solder
chip pad
wafer level
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KR10-2001-0082678A
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백형길
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주식회사 하이닉스반도체
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Abstract

본 발명은 솔더 접합 신뢰성을 개선하는 솔더 페이스트 웨이퍼 레벨 패키지와 그 제조 방법에 관한 것이다. 본 발명에 따른 웨이퍼 레벨 패키지는, 활성면에 칩 패드가 형성되는 반도체 칩과, 칩 패드를 노출시키며 활성면에 형성되는 제1 절연층과, 제1 절연층에 형성되며 한쪽 끝이 칩 패드와 전기적으로 연결되는 재배열 회로 배선과, 제1 절연층에 형성되어 재배열 회로 배선을 보호하며 재배열 회로 배선의 다른 한쪽 끝을 노출시키는 제2 절연층과, 제2 절연층을 통하여 노출된 재배열 회로 배선에 형성되어 전기적으로 연결되는 솔더 볼을 포함하며, 특히 재배열 회로 배선은 솔더로 이루어지는 것이 특징이다. 본 발명에 따른 웨이퍼 레벨 패키지는 칩 패드에 형성되고 재배열 회로 배선의 한쪽 끝과 전기적으로 연결되는 칩 패드 범프를 더 포함할 수 있으며, 재배열 회로 배선은 융점이 183℃ 이상인 고융점 솔더로 이루어지는 것이 바람직하다.

Description

솔더 페이스트 웨이퍼 레벨 패키지 및 그 제조 방법 {SOLDER PASTE WAFER LEVEL PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 칩 스케일 패키지 중의 일종인 웨이퍼 레벨 패키지에 관한 것이다.
오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 반도체 패키지 분야에서도 두드러지는데, 이러한 요구에 따라 개발된 것이 잘 알려진 '칩 스케일 패키지(Chip Scale Package 또는 Chip Size Package; CSP)'이다. 전형적인 플라스틱 패키지는 그 안에 내장되는 집적회로 칩에 비하여 그 크기가 훨씬 크지만, 칩 스케일 패키지는 거의 칩 크기 수준으로 크기가 축소된다. 종래기술에 따른 칩 스케일 패키지의 여러 유형이 도 1 내지 도 4에 도시되어 있다.
도 1에 도시된 반도체 패키지(10)는 접착 필름(13)을 이용하여 반도체 칩(11)의 활성면에 인쇄회로기판(12)을 접합하고, 금선(14)을 이용하여 반도체 칩(11)과 인쇄회로기판(12)을 전기적으로 연결한 후 열경화성 수지(15)로 보호하고, 모듈 기판과의 연결을 위해 인쇄회로기판(12) 밑면에 솔더 볼(16, solder ball)을 부착하는 구조로 이루어진다.
도 2에 도시된 반도체 패키지(20)는 접착 테이프(23)를 이용하여 반도체칩(21)의 활성면에 다운-셋(down-set) 처리한 리드 프레임(22, lead frame)을 접합하고, 금선(24)을 이용하여 반도체 칩(21)과 리드 프레임(22)을 전기적으로 연결한 후, 리드 프레임(22)의 끝부분이 패키지 밑면으로 돌출되도록 열경화성 수지(25)로 몰딩(molding)하고, 솔더(solder)를 매개체로 하여 리드 프레임(22)의 돌출부를 모듈 기판에 접합하는 구조로 이루어진다.
도 3에 도시된 반도체 패키지(30)는 도 2의 유형과 유사한 구조로 이루어진다. 즉, 접착 테이프(33)를 이용하여 반도체 칩(31)의 활성면에 리드 프레임(32)을 접합하고, 금선(34)을 이용하여 반도체 칩(31)과 리드 프레임(32)을 전기적으로 연결한 후 열경화성 수지(35)로 몰딩한다. 다만, 도 3의 리드 프레임(32)은 다운-셋 처리한 것이 아니라 에칭에 의하여 본딩 패드(bonding pad)와 볼 랜드(ball land)를 형성한 것이며, 몰딩 후 패키지 밑면으로 노출된 볼 랜드에 솔더 볼(36)을 부착하여 모듈 기판에 접합한다.
도 4에 도시된 반도체 패키지(40)는 소위 '마이크로 볼 그리드 어레이(micro ball grid array; μBGA)' 유형으로서, 구리/금 재질의 회로패턴층이 형성된 폴리이미드 필름(42)과 반도체 칩(41) 사이에 탄성중합체(43, elastomer)를 개재하고, 폴리이미드 필름(42)으로부터 연장된 금 리드(44)를 반도체 칩(41)에 압착하여 전기적 연결을 이루며, 열경화성 수지(45)로 보호한 후, 솔더 볼(46)을 부착하는 구조로 이루어진다.
이러한 칩 스케일 패키지들은 전형적인 플라스틱 패키지와 마찬가지로 개별 칩 단위로 패키지 조립을 진행한다. 그러나, 최근 들어 반도체 칩을 절단하지 않은웨이퍼 상태에서 모든 조립 과정을 마치는 소위 '웨이퍼 레벨 패키지(Wafer Level Package; WLP)가 각광을 받고 있다. 종래기술에 따른 웨이퍼 레벨 패키지의 대표적인 유형이 도 5와 그 부분 확대도인 도 6에 도시되어 있다.
도시된 바와 같이, 반도체 패키지(50)는 반도체 칩(51)의 칩 패드(51a)가 노출되도록 활성면에 절연층(52)을 형성한 후, 절연층(52) 위에 회로 배선(53)을 형성하여 칩 패드(51a)로부터 볼 랜드까지 재배열하며, 다시 절연층(54)을 형성한 후 회로 배선(53)의 볼 랜드에 유비엠(55, UBM; Under Bump Metal)을 형성하고 솔더 볼(56)을 부착하는 구조로 이루어진다.
그런데, 종래의 웨이퍼 레벨 패키지(50)는 솔더 접합 신뢰성(Solder Joint Reliability)에 문제가 있다. 종래의 웨이퍼 레벨 패키지(50)는 반도체 칩(51)과 솔더 볼(56) 사이에 개재되는 중간층으로서 탄성이 없는 BCB(BenzoCycloButene)와 구리로 각각 이루어지는 절연층(52)과 회로 배선(53)이 있을 뿐이므로, 열적 응력을 완화시켜 줄 중간층이 매우 취약하다.
따라서, 도 7에 도시된 바와 같이, 반도체 칩(61)과 중간층(62)으로 이루어지는 웨이퍼 레벨 패키지가 솔더 볼(64)을 통하여 모듈 기판(63)에 실장될 때, 열팽창계수의 불일치에 따라 솔더 볼(64)에 금이 가는 불량이 발생하거나 솔더 접합의 내구 수명이 저하되는 문제가 발생한다. 모듈 기판(63)의 열팽창계수는 약 18ppm/℃인 반면, 반도체 칩(61)의 열팽창계수는 3~4ppm/℃이다.
또한, 제조 공정의 측면에서, 종래의 웨이퍼 레벨 패키지는 재배열 회로 배선(도 6의 53)을 형성하기 위하여 스퍼터링 또는 도금 공정을 필요로 하고, 구리로 이루어지는 회로 배선(53) 위에 솔더 볼(도 6의 56)을 형성하기 위하여 유비엠(도 6의 55)을 형성해야 하는 단점이 있다.
따라서, 본 발명은 이러한 종래기술에서의 여러 문제점들을 극복하고 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 솔더 접합 신뢰성을 개선할 수 있는 웨이퍼 레벨 패키지를 제공하고자 하는 것이다.
본 발명의 다른 목적은 기존의 재배열 회로 배선 공정을 사용하지 않고 단순한 공정을 통하여 재배열 회로 배선을 형성할 수 있는 웨이퍼 레벨 패키지의 제조 방법을 제공하기 위한 것이다.
도 1 내지 도 4는 종래기술에 따른 칩 스케일 패키지의 여러 유형을 개략적으로 나타내는 단면도.
도 5 및 도 6은 종래기술에 따른 웨이퍼 레벨 패키지의 한 유형을 개략적으로 나타내는 단면도 및 부분 확대도.
도 7은 도 1 내지 도 6에 도시된 종래의 패키지에 있어서 솔더 접합 불량을 설명하기 위한 단면도.
도 8은 본 발명의 실시예에 따른 솔더 페이스트 웨이퍼 레벨 패키지를 개략적으로 나타내는 단면도.
도 9a 내지 도 9g은 본 발명의 실시예에 따른 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법을 나타내는 공정 단면도 또는 사시도.
도 10은 본 발명의 다른 실시예에 따른 솔더 페이스트 웨이퍼 레벨 패키지를 개략적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200: 솔더 페이스트 웨이퍼 레벨 패키지
110: 반도체 칩 112: 칩 패드 범프
114, 118: 절연층 116: 솔더 배선
120: 솔더 볼
이러한 목적을 달성하기 위하여, 본 발명에 따라 제공되는 솔더 페이스트 웨이퍼 레벨 패키지는, 활성면에 칩 패드가 형성되는 반도체 칩과, 칩 패드를 노출시키며 활성면에 형성되는 제1 절연층과, 제1 절연층에 형성되며 한쪽 끝이 칩 패드와 전기적으로 연결되는 재배열 회로 배선과, 제1 절연층에 형성되어 재배열 회로 배선을 보호하며 재배열 회로 배선의 다른 한쪽 끝을 노출시키는 제2 절연층과, 제2 절연층을 통하여 노출된 재배열 회로 배선에 형성되어 전기적으로 연결되는 솔더 볼을 포함하며, 특히 재배열 회로 배선은 솔더로 이루어지는 것이 특징이다.
본 발명에 따른 솔더 페이스트 웨이퍼 레벨 패키지는, 칩 패드에 형성되고 재배열 회로 배선의 한쪽 끝과 전기적으로 연결되는 칩 패드 범프를 더 포함할 수 있으며, 재배열 회로 배선은 융점이 183℃ 이상인 고융점 솔더로 이루어지는 것이바람직하다.
또한, 본 발명에 따라 제공되는 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법은, 다수의 반도체 칩으로 이루어지며 반도체 칩의 활성면에 칩 패드가 형성되는 반도체 웨이퍼를 제공하는 단계와, 활성면에 제1 절연층을 형성하는 단계와, 칩 패드를 노출시키도록 제1 절연층의 소정 부분을 제거하는 단계와, 제1 절연층이 제거된 부분에 솔더 페이스트를 채워 넣고 칩 패드와 전기적으로 연결되는 재배열 회로 배선을 형성하는 단계와, 제1 절연층과 재배열 회로 배선의 전면에 제2 절연층을 형성하고 재배열 회로 배선의 다른 한쪽 끝을 노출시키도록 제2 절연층의 소정 부분을 제거하는 단계와, 제2 절연층을 통하여 노출된 재배열 회로 배선에 솔더 볼을 형성하는 단계로 이루어진다.
본 발명에 따른 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법은, 제1 절연층의 형성 단계 전에 칩 패드에 칩 패드 범프를 형성하는 단계를 더 포함할 수 있으며, 솔더 페이스트는 융점이 183℃ 이상인 고융점 솔더인 것이 바람직하다. 또한, 제1 절연층이 제거된 부분에 솔더 페이스트를 채워 넣는 단계는 스크린 프린팅 또는 솔더 제트 방식에 의하여 이루어질 수 있으며, 제1 절연층은 폴리이미드 필름을 열접합하여 이루어지는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 8은 본 발명의 실시예에 따른 솔더 페이스트 웨이퍼 레벨 패키지를 개략적으로 나타내는 단면도이다. 도시된 바와 같이, 솔더 페이스트 웨이퍼 레벨 패키지(100)는 반도체 칩(110)과 다수의 솔더 볼(120, solder ball)로 이루어지며, 반도체 칩의 활성면(active surface)에 다수의 칩 패드(도시되지 않음, chip pad)가 형성되고 각각의 칩 패드에 칩 패드 범프(112, chip pad bump)가 형성된다. 반도체 칩(110)의 활성면에 형성되는 제1 절연층(114)은 각각의 칩 패드 범프(112)를 노출시키며, 제1 절연층(114)에 형성되는 다수의 회로 배선(116)은 각각 한쪽 끝이 칩 패드 범프(112)와 전기적으로 연결되고 다른 한쪽 끝이 솔더 볼(120)과 전기적으로 연결된다. 회로 배선(116)은 제2 절연층(118)에 의하여 보호된다.
특히, 회로 배선(116)은 고융점을 가지는 솔더(solder)에 의하여 형성된다. 따라서, 솔더 페이스트 웨이퍼 레벨 패키지(100)가 솔더 볼(120)을 통하여 모듈 기판(150, module substrate)의 기판 패드(152)에 실장될 때, 솔더 회로 배선(116)이 열응력을 흡수, 분산시키기 때문에 종래와 같은 열팽창계수의 불일치에 따른 솔더 접합 불량이 발생하지 않으며 솔더 접합 내구 수명이 증가된다. 아울러, 솔더 볼(120)과 솔더 회로 배선(116)이 동일한 물질로 이루어지기 때문에 종래기술에서의 유비엠(도 6의 55)이 필요없게 된다.
도 8에 도시된 솔더 페이스트 웨이퍼 레벨 패키지(100)는 반도체 칩(110)을 절단하지 않은 웨이퍼 상태에서 제조된 후 단품 패키지로 절단된 형태이다. 이하, 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법에 대하여 도 9a 내지 도 9g를 참조하여 설명한다.
먼저, 도 9a를 참조하면, 웨이퍼 상태에 있는 각 반도체 칩(110)의 칩 패드(도시되지 않음)에 칩 패드 범프(112)를 형성한다. 칩 패드 범프(112)는 금, 솔더,니켈 등의 여러 재질을 사용하여 증착, 도금, 스크린 프린팅(screen printing), 와이어 절단(bonded wire cutting) 등의 방법으로 형성할 수 있다. 도 9a를 비롯하여 이하 설명될 도 9b 내지 도 9g는 웨이퍼 중의 극히 일부인 하나의 반도체 칩(110)을 기준으로 도시한 것이다. 이러한 구조가 웨이퍼의 나머지 부분을 구성하는 수많은 반도체 칩에 동일하게 형성됨은 물론이다.
이어서, 도 9b에 도시된 바와 같이, 칩 패드 범프(112)가 형성되어 있는 웨이퍼 전면에 제1 절연층(114)을 형성한다. 제1 절연층(114)은 반도체 칩(110)의 활성면을 보호하는 일반적인 패시베이션층(passivation layer) 또는 패시베이션층과 그 위에 형성되는 중합체층(polymer layer)이다. 패시베이션층은 대개 산화막 또는 질화막으로 이루어지며, 중합체층은 폴리이미드(polyimide), 에폭시(epoxy), 비시비(BCB; BenzoCycloButene) 등의 물질로 이루어진다. 중합체층은 완충 중간층의 역할을 수행할 수 있도록 소정의 두께 이상으로 형성하는 편이 좋다. 따라서, 폴리이미드 필름을 열접합하여 중합체층을 형성하는 것이 바람직하다. 에폭시 또는 비시비 물질로 중합체층을 형성할 경우, 액상 물질을 스핀 코팅(spin coating)하여 경화시키는 방법을 사용한다.
계속해서, 도 9c 및 도 9d에 도시된 바와 같이, 제1 절연층(114)에서 재배열 회로 배선이 형성될 부분(114a)을 소정 부분 제거한다. 이 때, 제1 절연층(114)의 제거 과정은 하프-에칭(half-etching) 공정을 주로 이용하며, 제1 절연층(114)이 제거된 부분(114a)에는 칩 패드 범프(112)가 노출된다.
이어서, 도 9e 및 도 9f에 도시된 바와 같이, 제1 절연층(114)이 제거된 부분에 재배열 회로 배선(116)을 형성한다. 회로 배선(116)의 한쪽 끝은 칩 패드 범프(112)와 전기적으로 연결되며, 다른 한쪽 끝은 추후 솔더 볼이 형성되기 위한 볼 랜드(116a, ball land)가 된다. 회로 배선(116)은 솔더로 이루어지는 것이 특징이며, 그 형성 방법은 스크린 프린팅을 이용하여 제1 절연층(114)이 제거된 부분에 솔더 페이스트(solder paste)를 채워 넣은 후 리플로우(reflow)를 실시하는 것이 바람직하다. 회로 배선(116)은 스크린 프린팅 대신에 솔더 분사(solder jet) 방식을 이용하여 형성할 수도 있다. 어느 경우든지, 종래기술에서 회로 배선을 형성하기 위하여 사용되는 스퍼터링 또는 도금 공정보다 훨씬 공정이 간단해진다. 아울러, 솔더 페이스트는 추후 솔더 접합 공정에서 영향을 받지 않도록 융점이 183℃ 이상인 고융점 솔더를 사용하는 것이 바람직하다.
계속해서, 도 9g에 도시된 바와 같이, 제1 절연층(114)과 회로 배선(116)의 전면에 제2 절연층(118)을 형성하고 볼 랜드(도 9f의 116a)가 노출되도록 제2 절연층(118)의 소정 부분(118a)을 제거한다. 이어서, 제2 절연층이 제거된 부분(118a)을 통하여 노출되는 볼 랜드에 솔더 볼(120)을 형성한다. 제2 절연층(118)은 제1 절연층(114)의 중합체층과 마찬가지로 폴리이미드, 에폭시, 비시비 등의 물질로 이루어진다. 솔더 볼(120)은 회로 배선(116)과 달리 융점이 약 183℃인 유텍틱(eutictic) 솔더를 사용할 수 있다.
이어서, 도면에 도시되지는 않았지만, 웨이퍼 상태에 있는 각각의 반도체 칩을 절단하여 각각의 단품 패키지들을 분리시킨다.
한편, 본 발명에 따른 솔더 페이스트 웨이퍼 레벨 패키지의 다른 실시예에따르면, 칩 패드 범프를 형성하지 않고 재배열 회로 배선을 구현할 수도 있다. 도 10을 참조하면, 솔더 페이스트 웨이퍼 레벨 패키지(200)는 칩 패드(도시되지 않음)에 칩 패드 범프가 없는 대신 회로 배선(116)을 형성하는 솔더의 일부(116b)가 직접 칩 패드에 전기적으로 연결된다.
또한, 본 발명에 따른 솔더 페이스트 웨이퍼 레벨 패키지 제조 방법의 다른 실시예에 따르면, 솔더 볼을 형성하기 전에 웨이퍼 상태에 있는 각각의 반도체 칩을 절단하고, 분리된 개별 반도체 칩에 솔더 볼을 형성하여 단품 패키지를 완성할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 솔더 페이스트 웨이퍼 레벨 패키지는 고융점 솔더에 의하여 회로 배선이 형성되기 때문에, 패키지가 모듈 기판에 실장될 때 솔더 회로 배선이 열응력을 흡수, 분산시켜 솔더 접합 신뢰성을 향상시키고 솔더 접합 내구 수명을 증가시킨다. 아울러, 솔더 볼과 솔더 회로 배선이 동일한 물질로 이루어지기 때문에, 본 발명의 패키지에는 종래기술에서의 유비엠이 필요없게 된다.
또한, 본 발명에 따른 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법은 스크린 프린팅 또는 솔더 분사 방식을 이용하여 솔더 회로 배선을 형성하기 때문에, 종래기술에서의 회로 배선 형성 과정보다 훨씬 공정이 간단해진다. 아울러, 반도체 칩의 활성면에 폴리이미드 필름을 직접 열접합하여 중간층의 두께를 증가시킬 수 있기 때문에, 솔더 접합 신뢰성을 향상시키는데 기여할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (8)

  1. 활성면에 칩 패드가 형성되는 반도체 칩;
    상기 칩 패드를 노출시키며 상기 활성면에 형성되는 제1 절연층;
    상기 제1 절연층에 형성되며 한쪽 끝이 상기 칩 패드와 전기적으로 연결되는 재배열 회로 배선;
    상기 제1 절연층에 형성되어 상기 재배열 회로 배선을 보호하며 상기 재배열 회로 배선의 다른 한쪽 끝을 노출시키는 제2 절연층; 및
    상기 제2 절연층을 통하여 노출된 상기 재배열 회로 배선에 형성되어 전기적으로 연결되는 솔더 볼을 포함하며,
    상기 재배열 회로 배선은 솔더로 이루어지는 것을 특징으로 하는 솔더 페이스트 웨이퍼 레벨 패키지.
  2. 제 1 항에 있어서, 상기 칩 패드에 형성되고 상기 재배열 회로 배선의 한쪽 끝과 전기적으로 연결되는 칩 패드 범프를 더 포함하는 것을 특징으로 하는 솔더 페이스트 웨이퍼 레벨 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 재배열 회로 배선은 융점이 183℃ 이상인 고융점 솔더로 이루어지는 것을 특징으로 하는 솔더 페이스트 웨이퍼 레벨 패키지.
  4. 다수의 반도체 칩으로 이루어지며, 상기 반도체 칩의 활성면에 칩 패드가 형성되는 반도체 웨이퍼를 제공하는 단계;
    상기 활성면에 제1 절연층을 형성하는 단계;
    상기 칩 패드를 노출시키도록 상기 제1 절연층의 소정 부분을 제거하는 단계;
    상기 제1 절연층이 제거된 부분에 솔더 페이스트를 채워 넣고 상기 칩 패드와 전기적으로 연결되는 재배열 회로 배선을 형성하는 단계;
    상기 제1 절연층과 상기 재배열 회로 배선의 전면에 제2 절연층을 형성하고 상기 재배열 회로 배선의 다른 한쪽 끝을 노출시키도록 상기 제2 절연층의 소정 부분을 제거하는 단계; 및
    상기 제2 절연층을 통하여 노출된 상기 재배열 회로 배선에 솔더 볼을 형성하는 단계를 포함하는 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법.
  5. 제 4 항에 있어서, 상기 제1 절연층의 형성 단계 전, 상기 칩 패드에 칩 패드 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 솔더 페이스트는 융점이 183℃ 이상인 고융점 솔더인 것을 특징으로 하는 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법.
  7. 제 4 항 또는 제 5 항에 있어서, 상기 제1 절연층이 제거된 부분에 상기 솔더 페이스트를 채워 넣는 단계는 스크린 프린팅 또는 솔더 제트 방식에 의하여 이루어지는 것을 특징으로 하는 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법.
  8. 제 4 항 또는 제 5 항에 있어서, 상기 제1 절연층은 폴리이미드 필름을 열접합하여 이루어지는 것을 특징으로 하는 솔더 페이스트 웨이퍼 레벨 패키지의 제조 방법.
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