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KR100402703B1 - 반도체장치 및 반도체장치의 제조방법 - Google Patents

반도체장치 및 반도체장치의 제조방법 Download PDF

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KR100402703B1
KR100402703B1 KR10-2000-0032414A KR20000032414A KR100402703B1 KR 100402703 B1 KR100402703 B1 KR 100402703B1 KR 20000032414 A KR20000032414 A KR 20000032414A KR 100402703 B1 KR100402703 B1 KR 100402703B1
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KR
South Korea
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memory cell
gate
peripheral circuit
forming
circuit portion
Prior art date
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KR10-2000-0032414A
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KR20010020984A (ko
Inventor
오가와타카히로
Original Assignee
샤프 가부시키가이샤
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Publication date
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Abstract

본 발명은 동일 반도체 기판상에 형성된 메모리 셀부와 주변 회로부에 각각 복수의 트랜지스터를 갖고 있는 반도체장치의 제조방법에 있어서,
(a) 주변 회로부에 트랜지스터의 게이트를 형성하는 단계;
(b) 게이트 측벽에 제1 사이드월 스페이서를 형성하는 단계;
(c) 메모리 셀부에 트랜지스터의 게이트를 형성하는 단계;
(d) 주변 회로부 및 메모리 셀부에 게이트측벽에 제2 사이드월 스페이서를 형성하는 것에 의해 주변 회로부의 트랜지스터에는 이중 사이드월 스페이서를, 메모리 셀부의 트랜지스터에는 단일 사이드월 스페이서를 각각 형성하는 단계; 및
(e) 주변 회로부 및 메모리 셀부에 소스/드레인 영역을 형성함으로써 복수의 트랜지스터를 형성하는 단계;
를 포함하는 반도체장치의 제조방법에 관한 것이다.

Description

반도체장치 및 반도체장치의 제조방법{Semiconductor device and process for manufacturing semiconductor device}
본 발명은 반도체장치의 제조방법 및 이 방법에 의해 제조된 반도체장치에 관한 것이다. 보다 상세하게는, 본 발명은 메모리 셀부와 주변 회로부를 포함하는 반도체장치에서 메모리 셀부의 트랜지스터의 게이트에 단일 사이드월 스페이서(single sidewall spacer)가 제공되고 또 주변 회로부의 트랜지스터의 게이트에 이중 사이드월 스페이서(dual sidewall spacer)가 제공되어 있는 반도체장치의 제조방법, 및 이러한 방법에 의해 제조된 반도체장치에 관한 것이다.
최근 IC와 LSI와 같은 반도체장치의 고집적화가 현저해짐에 따라 고도의 미세화 기술이 필요로하게되었다.
예컨대, 반도체 메모리와 같은 다양한 용도로 사용되어온 MOS 디바이스에 있어서, 1개의 웰상에 복수의 게이트 전극이 배치되어 있어, 반도체 장치의 미세화가 실현됨에 따라 게이트 전극간의 공간이 더욱 더 좁아지고 있다.
이러한 반도체장치에서, 고전계에 의해 핫 캐리어(hot carrier)가 생성되어 반도체장치의 게이트 산화막으로 주입되어 트랜지스터 특징을 악화시킨다. 핫 캐리어에 의해 유발된 열화를 방지하기 위하여, 게이트 산화막 상에 폴리실리콘 게이트의 측면상에 사이드월을 제공하고, 이 사이드월 하부의 드레인 주변에 LDD(Lightly Doped Drain) 구조를 형성하여 상기 영역내의 전계를 완화하는 방법이 제안되어 있다.
반도체 메모리중에서, 비휘발성 플래쉬 메모리는 수시로 기입하고 판독할 수 있다.
상기 플래쉬 메모리는 메모리 셀부에 대한 도 3a와 주변 회로부에 대한 도 3b에 도시된 바와 같이, p-형 실리콘 기판(1)상의 메모리 셀부와 주변 회로부 모두에 형성된 트랜지스터로 구성되어 있다. 상기 트랜지스터는 그위에 형성된 배선층에 접촉 플러그를 통하여 접속되어 있다.
상기 플래쉬 메모리에서, n+층(11)의 드레인 영역 및 콘트롤 게이트(7)에 고전계를 인가하고 또 터널 산화막(5)을 통하여 플로팅 게이트(6)에 전하를 주입하는것에 의해 데이터 기입을 실시한다. n+층(11) 및 n-층(12)의 소스 영역에 포지티브 전계를 인가하고 또 콘트롤 게이트(7)에 네가티브 전계를 인가하여 전하를 소스 영역으로 이끌어내는 것에 의해 데이터 소거를 실시한다.
플래쉬 메모리와 같은 비휘발성 반도체기억장치에서, 메모리 셀부는 고집적화 및 미세화를 실현하는 것과 함께 주변 회로부의 트랜지스터는 엄격한 유전 강도 요건을 만족시켜야한다.
전형적으로, 상술한 반도체 장치에서, 주변 회로부 및 메모리 셀부의 트랜지스터는 제조 공정을 단순하게하기 위해 동시에 형성된다. 따라서, 트랜지스터의 게이트의 사이드월도 또한 1회 동작으로 실시된다. 주변 회로부의 트랜지스터의 사이드월은 엄격한 유전 강도 요건을 만족하기 위해 두껍게 형성되므로, 메모리 셀부의 트랜지스터의 사이드월도 또한 두껍게된다.
그러나, 반도체장치를 고집적화하고 게이트간 간격을 더 좁게할 필요가 있는 경우, 메모리 셀부의 트랜지스터의 게이트상의 두꺼운 사이드월은 도 3a에 도시한 바와 같이, 접촉 플러그를 소스/드레인 영역에 접속하기 곤란하게한다. 따라서, 반도체장치를 미세화하고 고집적화하는 것 뿐만 아니라 접촉 플러그와 소스/드레인 영역 간의 접속을 확보하는 것도 요구되고 있다.
본 발명은 상술한 결점을 해결하기 위해 달성된 것으로, 엄격한 내절연성을 나타내도록 요구되는 주변 회로부의 트랜지스터의 사이드월과 비교하여 메모리 셀부의 트랜지스터상의 사이드월을 더 얇게할 수 있는 반도체장치의 제조방법, 및 이러한 방법에 의해 제조되는 반도체장치를 제공하는 것을 그 과제로 하고 있다.
도 1a 내지 도 1i 및 도 1aa 내지 도 1ii는 본 발명에 따른 반도체장치의 제조방법의 일례를 설명하는 요부의 개략적 단면도,
도 2a 및 도 2b는 본 발명에 따른 반도체장치의 제조방법에 의해 형성된 반도체장치의 요부를 설명하는 개략적 단면도,
도 3a 및 도 3b는 종래 기술에 따른 반도체장치의 제조방법의 일례를 설명하는 요부의 개략적 단면도.
본 발명에 따르면, 동일 반도체 기판상에 형성된 메모리 셀부와 주변 회로부에 각각 복수의 트랜지스터를 갖고 있는 반도체장치의 제조방법에 있어서,
(a) 주변 회로부에 트랜지스터의 게이트를 형성하는 단계;
(b) 게이트 측벽에 제1 사이드월 스페이서를 형성하는 단계;
(c) 메모리 셀부에 트랜지스터의 게이트를 형성하는 단계;
(d) 주변 회로부 및 메모리 셀부에 게이트측벽에 제2 사이드월 스페이서를 형성하는 것에 의해 주변 회로부의 트랜지스터에는 이중 사이드월 스페이서를, 메모리 셀부의 트랜지스터에는 단일 사이드월 스페이서를 각각 형성하는 단계; 및
(e) 주변 회로부 및 메모리 셀부에 소스/드레인 영역을 형성함으로써 복수의 트랜지스터를 형성하는 단계를 포함하는 반도체장치의 제조방법이 제공된다.
본 발명의 상기 목적과 기타 다른 목적은 이후에 기재한 본 발명의 상세한 설명으로부터 분명히 알 수 있을 것이다. 그러나, 상세한 설명 및 특정 실시예는 본 발명의 바람직한 구체예를 설명하고 있는 것이므로 본 발명의 정신과 범위내에서 다양한 변경과 수정이 가능함은 본 발명의 상세한 설명으로부터 당업자라면 잘 알 수 있을 것이다.
본 발명에 따른 반도체장치의 제조방법에서는, 먼저, 동일 반도체 기판상에 메모리 셀부 및 주변 회로부를 규정하고 적어도 하나의 불순물 영역(웰), 소자분리막, 산화막 등을 형성한다.
반도체 기판으로서는 실리콘 기판을 사용한다. 반도체 기판상에 형성되는 불순물 영역은 공지 수법, 예컨대 이온 주입법, 열확산법 등에 의해 p-형 또는 n-형의 소망하는 불순물 농도로 형성할 수 있다. 소자 분리막은 LOCOS법, 트랜치를 사용한 소자 분리법 등과 같은 공지 방법을 적당히 선택하여 형성할 수 있다. 산화막은 열산화법, CVD법 등과 같은 공지 방법에 의해 비교적 박막상으로, 즉 메모리 셀부에서 트랜지스터의 게이트 산화막 또는 또는 터널 산화막으로서 이용할 수 있는 박막상으로 형성하는 것이 바람직하다.
단계(a)에서는, 상술한 바와 같이 수득한 반도체 기판상의 주변 회로부에 트랜지스터의 게이트를 형성한다. 이 게이트는 반도체장치의 게이트 전극으로 보통 사용될 수 있는 두께를 갖는 재료로 제조될 수 있는 한 특별히 제한되지 않는다. 예컨대, 상기 게이트는 폴리실리콘의 단층, 티탄 또는 텅스텐과 같은 고융점 금속또는 실리사이드 및 폴리사이드와 같은 이들의 복수층 등에 의해 형성될 수 있다. 그 두께는 예컨대 약 1500 내지 3500 Å이다. 일반적으로, 게이트는 반도체 기판의 전면상에 스퍼터링, CVD법, 증착 등에 의해 상기 재료의 막을 퇴적하고 포토리소그래피 및 에칭 수법에 의해 소망하는 형상으로 패터닝하는 것에 의해 형성될 수 있다.
주변 회로부에 게이트를 형성할 때, 게이트 재료 막은 메모리 셀부에 형성한다. 이 게이트 재료막은 주변 회로부의 게이트 재료막을 패터닝하기 위한 마스크로 게이트 재료막을 피복하는 것에 의해 전체 메모리 셀부상에 잔존할 수 있다. 잔존하는 게이트 재료막은 메모리 셀부의 트랜지스터 게이트용 재료로서 후단계에서 사용될 수 있다.
단계(b)에서는 주변 회로부에 트랜지스터 게이트의 측벽상에 제1 사이드월 스페이서를 형성한다. 게이트가 형성된 다음 생성한 전면을 에칭백하는 반도체 기판의 전면상에 막을 퇴적하고 절연하는 것에 의해 상기 사이드월 스페이서를 형성할 수 있다. 사이드월 스페이서를 구성하는 절연막의 예는 예컨대 실리콘 산화막, 실리콘 질화막 및 이들의 적층막을 포함한다. 상기 절연막은 제1 사이드월 스페이서와 후술한 단계(d)에서 형성된 제2 사이드월 스페이서의 전체 폭이 동작 전압에 대하여 주변 회로부에서 유전 강도를 확보할 수 있도록하는 두께로 형성될 필요가 있다. 따라서, 약 1000 내지 1500Å의 사이드월 스페이서가 반도체 기판상에 형성될 수 있다.
제1 사이드월 스페이서를 형성하기 위한 절연막은 메모리 셀부에도 형성된다. 메모리 셀부에서는, 게이트 재료막이 전면상에 형성되어 있고 그 표면은 셀부를 통하여 평탄하다. 따라서, 사이드월 스페이서를 형성하기 위한 에칭 백에 의해 메모리 셀부로부터 절연막을 완전히 제거할 수 있으므로 주변 회로부의 게이트상에만 형성될 수 있다.
단계(c)에서는 게이트를 메모리 셀부 상에 형성한다. 이 게이트는 단계(a)에서 형성되어 메모리 셀 부에 잔존하고 있는 게이트 재료막을 상술한 바와 동일한 방식으로 패터닝하여 소망하는 형상으로 가공하는 것에 의해 형성될 수 있다. 메모리 셀 부에서는, 게이트 재료막만이 패터닝되어 게이트로된다. 그러나, 바람직하게는, 단계(a) 전에, 플로팅 게이트용 재료 막을 소망하는 형상으로 만든 다음 절연막을 그 재료막상에 형성하고 또 게이트 재료막을 패터닝하여 단계(c)에서 플래쉬 메모리 셀 구조의 게이트 전극을 형성한다. 앞서 형성된 플로팅 게이트용 재료막은 단계(a)에서 언급된 게이트 재료막으로부터 적당히 선택될 수 있다. 플로팅 게이트용 재료막의 두께는 약 1000 내지 1500Å일 수 있다. 상기 재료막상의 절연막은 약 100 내지 200 Å 두께의 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막으로 형성되는 것이 바람직하다. 플로팅 게이트용 재료막은 반도체 기판의 전면상에 형성되는 것이 바람직하며, 또 소망하는 마스크를 사용하여, 주변 회로부로부터 제거되어 메모리 셀부상의 소망하는 형상으로 패터닝될 수 있다. 따라서, 단계(c)에서, 콘트롤 게이트가 절연막의 개재를 통하여 플로팅 게이트상에 배열되어 있는 플래쉬 메모리 셀 구조의 게이트가 형성될 수 있다.
단계(d)에서는, 주변 회로부 및 메모리 셀부의 게이트의 측벽상에 제2 사이드월 스페이서를 형성한다. 주변 회로부에서는, 게이트의 측벽상에 게이트 사이드월 스페이서가 형성되어 있다. 따라서, 이 단계에서는, 제1 사이드월 스페이서상에 제2 사이드월 스페이서를 형성하여 이중 사이드월 스페이서 구조를 제공한다. 메모리 셀부에서는, 플로팅 게이트 및 콘트롤 게이트의 측벽상에 제2 사이드월 스페이서를 형성한다. 사이드월 스페이서를 형성하기 위한 절연막은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층일 수 있지만, 실리콘 질화막이 바람직하다. 절연막의 두께는 메모리 셀부의 집적화 정도, 즉 게이트 사이의 거리, 접촉 면적 또는 배선 층과 반도체 기판 사이의 내접촉성 등을 고려하여 적합하게 선택할 수 있다. 예컨대, 약 500 내지 1000 Å일 수 있다. 제2 사이드월 스페이서는 단계(b)에서와 동일한 방식으로 형성될 수 있다.
단계(e)에서는, 메모리 셀부와 주변 회로부의 소스/드레인 영역을 형성한다. 소스/드레인 영역은 반도체 장치를 제조하기 위한 이온 주입법과 같은 공지 방법을 적합하게 선택하는 것에 의해 형성될 수 있다. 메모리 셀부 및 주변 회로부의 소스/드레인 영역은 LDD, DDD, 비대칭 LDD 또는 DDD 구조로 형성될 수 있다. 또한, 소스/드레인 영역은 필요에 따라 상기 단계(a) 내지 (d) 전, 후 및/또는 도중에 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조방법에서, 필요에 따라 상기 단계 전, 후 또는 도중에 임의 단계와 조합되어 층간 절연막, 접촉 홀, 접촉 플러그, 배선층 등을 메모리 셀부와 주변 회로부에 형성한다. 따라서, 동일한 반도체 기판상의 메모리 셀부 및 주변 회로부 각각에 복수의 트랜지스터가 형성된다.
이후, 반도체 장치의 제조방법 및 그러한 제조방법에 의해 제조된 반도체 장치의 실시예를 도 1a 내지 도 1i, 도 1aa 내지 도 1ii를 참조하여 설명한다. 도 1a 내지 도 1i는 메모리 셀부 M를 설명하고 또 도 1aa 내지 도 1ii는 주변 회로부 A를 설명한다.
먼저, 도 1a 및 도 1aa에 도시한 바와 같이, 주변 회로부(A)에서 소자 분리 영역(4)이 형성되고, 메모리 셀부(M) 및 주변 회로부(A)에서 막 두께 100Å 정도의 터널 산화막(5)이 형성된 p-형 실리콘 기판(1)에 소정의 마스크 패턴을 사용하여 p-형 및 n-형의 불순물을 각각 주입하는 것에 의해, 실리콘 기판(1) 표면에 p-웰(2) 및 n-웰(3)을 형성한다. 그후, 실리콘 기판(1)상 전면에 1200 내지 1500 Å 정도의 막 두께의 폴리실리콘 막을 형성하고 소정의 마스크 패턴을 사용하여 폴리실리콘 막을 패터닝하여 메모리 셀부(M)의 터널 산화막(5)상에 플로팅 게이트(6a)를 형성한다.
이어, 도 1b 및 도 1bb에 도시한 바와 같이, 메모리 셀부(M)내의 플로팅 게이트(6a)상에 두께 약 40Å/70Å/70Å의 ONO막(8)을 형성하고 또 주변 회로부(A)상에 게이트 산화막(9)을 형성한다. 이어, 약 2000 내지 3000Å의 폴리실리콘 막(7a)을 ONO 막(8) 및 게이트 산화막(9)의 전면상에 형성한다.
이어, 도 1c 및 도 1cc에 도시한 바와 같이, 주변 회로부(A)의 폴리실리콘막(7a)만을 패터닝하여 게이트 전극(7b)을 형성한다.
계속해서, 도 1d 및 도 1dd에 도시한 바와 같이, 실리콘 기판(1)의 전면상에 약 1500 내지 2000 Å 두께의 HTO 막을 형성하고 이방성 에칭에 의해 에칭백하여 주변 회로부(A)의 게이트 전극(7b)의 게이트의 측벽상에 사이드월 스페이서(10)을 형성한다. 이 사이드월 스페이서(10)는 실리콘 기판(1)과 접촉할 때 약 1000 내지 1500Å 두께이다.
그후, 도 1e 및 도 1ee에 도시한 바와 같이, 메모리 셀부(M)에서만 터널 산화막(5), 플로팅 게이트(6a), ONO 막(8) 및 폴리실리콘 막(7a)을 연속해서 패터닝하여 플로팅 게이트(6) 및 콘트롤 게이트(7)를 형성한다.
이어, 도 1f 및 도 1ff에 도시한 바와 같이, 주변 회로부(A) 및 메모리 셀부의 드레인 영역을 레지스트(도시되지 않음)에 의해 마스크하여 메모리 셀부(M)의소스 영역에 n-층 (12)을 형성하고, 주변 회로부(A)를 레지스트에 의해 마스크하여 n+층(11)을 형성하는 것에 의해 소스 영역측에 n-층(12) 및 n+층(11)의 2중 확산층과 드레인 영역측에 n+층(11)을 형성한다.
계속해서, 도 1g 및 도 1gg에 도시한 바와 같이, 메모리 셀부(M) 및 주변 회로부(A)의 n-웰(3)을 레지스트(도시되지 않음)에 의해 마스크하여 주변 회로부(A)의 p-웰(2)에 n-층(14)을 형성하고, 메모리 셀부(M) 및 주변 회로부(A)의 p-웰(2)을 레지스트에 의해 마스크하여 n-웰(3)에 p-층(13)을 형성한다.
이어, 도 1h 및 도 1hh에 도시한 바와 같이, 실리콘 기판(1)의 전면상에 약 1000 내지 1500Å 두께의 SiN 막을 형성하고 이방성 에칭에 의해 에칭백하여 메모리 셀부(M)에서 플로팅 게이트(6) 및 콘트롤 게이트(7)의 측벽에 사이드월 스페이서(15)를 형성하고 또 주변 회로부(A)에서는 게이트 전극(7b)의 측벽에 HTO 막으로된 사이드월 스페이서(10)와 SiN막으로된 사이드월 스페이서(15)로 구성된 이중 사이드월 스페이서를 형성한다. 실리콘 기판(1)과 접촉할 경우 SiN 막으로된 사이드월 스페이서는 약 500 내지 1000 Å 두께이다.
이어, 도 1i 및 도 1ii에 도시한 바와 같이, 메모리 셀부(M) 및 주변 회로부(A)의 n-웰(3)을 레지스트(도시되지 않음)에 의해 마스크하고, 주변 회로부(A)의 p-웰(2)에 n+층(17)을 형성하고, 메모리 셀부(M) 및 주변 회로부(A)의 p-웰(2)을 레지스트에 의해 마스크하여 n-웰(3)에 p+층(16)을 형성하는 것에 의해 LDD 구조의 소스/드레인 영역을 형성한다.
그후, 메모리 셀부(M) 및 주변 회로부(A)에서 콘트롤 게이트(7), 게이트 전극(7b), 소스/드레인 영역상에 티탄 실리사이드(18)를 형성하고, 이어서 층간 절연막(19), 접촉 홀, 접촉 플러그(20), 배선층(21) 등을 형성하고 이들의 형성을 반복하는 것에 의해 도 2a 및 도 2b에 도시한 바와 같은 비휘발성 반도체장치를 완성한다.
본 발명의 방법에 따르면, 메모리 셀부(M)에서는 주변 회로부(A)에 비하여 사이드월 스페이서를 매우 얇게할 수 있다. 따라서, 메모리 셀부(M)의 트랜지스터와 배선층(21)의 접촉 간격을 좁게할 수 있어 셀 면적을 작게할 수 있다.
또한, 본 실시예에서는, 제1 사이드월 스페이서 형성을 위한 HTO 막의 형성과 에칭백 공정이 부가될 뿐이어서 주변 회로부(A)를 완벽하게 마스크할 필요가 없다. 따라서, 종래 방법과 비교하여 사용 마스크 매수의 증가가 없다.
본 발명의 반도체장치의 제조방법에 따르면, 마스크 공정을 특히 증대시킴없이 주변 회로부의 트랜지스터와 메모리 셀부의 트랜지스터를 동시에 형성할 수 있다. 또한 주변 회로부에서 트랜지스터의 사이드월을 두껍게 형성하여 엄격한 내절연성을 확보할 수 있음과 함께 메모리 셀부의 고집적화 및 미세화를 실현할 수 있다.
또한, 제2 사이드월 스페이서로서 실리콘 질화막을 사용한 경우에는 층간 절연막(19) 형성후의 메모리 셀부의 접촉 홀이 개구될 때 산화막의 사이드월 스페이서의 경우에는 게이트 측부가 노출될 가능성이 있지만, 실리콘 질화막의 경우에는 확실하게 게이트 측부를 보호할 수 있다.

Claims (9)

  1. 동일 반도체 기판상에 형성된 메모리 셀부와 주변 회로부에 각각 복수의 트랜지스터를 갖고 있는 반도체장치의 제조방법에 있어서,
    (a) 메모리셀부의 콘트롤 게이트 형성용 및 주변회로부의 게이트 형성용의 폴리실리콘층을 퇴적하고, 주변 회로부에 트랜지스터의 게이트를 형성하는 단계;
    (b) 절연막을 퇴적하고, 이 절연막을 에칭함으로써, 게이트 측벽에, 1000 ∼1500Å의 폭을 갖는 제1 사이드월 스페이서를 형성하는 단계;
    (c) 메모리 셀부에 트랜지스터의 게이트를 형성하는 단계;
    (d) 절연막을 퇴적하고, 이 절연막을 에칭함으로써, 주변 회로부 및 메모리 셀부에 게이트측벽에, 질화 실리콘으로 이루어지는 제2 사이드월 스페이서를 형성하는 것에 의해 주변 회로부의 트랜지스터에는 제1 사이드월 스페이서를 완전히 피복하는 제2 사이드월 스페이서를 갖는 2중 사이드월 스페이서를, 메모리 셀부의 트랜지스터에는 단일 사이드월 스페이서를 각각 형성하는 단계; 및
    (e) 주변 회로부 및 메모리 셀부에 소스/드레인 영역을 형성함으로써 복수의 트랜지스터를 형성하는 단계;
    를 포함하는 반도체장치의 제조방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 사이드월 스페이서를 500 내지 1000 Å 폭으로 형성하는, 반도체장치의 제조방법.
  4. 제1항에 있어서, 단계(a) 전에 플로팅 게이트용 재료막 및 절연막을 순차적으로 형성하고 또 단계(c)에서 메모리 셀부에 트랜지스터의 게이트를 플래쉬 메모리 셀 구조로 형성하는, 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제1 사이드월 스페이서를 실리콘 산화막, 실리콘 질화막 또는 이들의 적층으로 형성하는, 반도체장치의 제조방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
KR10-2000-0032414A 1999-08-03 2000-06-13 반도체장치 및 반도체장치의 제조방법 KR100402703B1 (ko)

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