KR100399738B1 - 완전 차동형 바이폴라 전류 감산기 - Google Patents

Abstract

본 발명은 완전 차동형 바이폴라 전류 감산기(fully-differential bipolar current subtracter)의 회로에 관한 것으로, 더욱 상세하게는 두 전류 입력 신호을 정확하게 받아들이기 위해 낮은 임피던스를 갖는 두 전류 입력 단자와 입력된 두 전류의 차를 완전 차동으로 출력시키는 두 전류 출력 단자를 갖도록 설계한 전류 감산기의 회로에 관한 것이다.

본 발명의 차동형 바이폴라 전류 감산기는 하나의 전류 입력 신호 단자와 정(+) 및 부(-)의 두 개 전류 출력 단자를 갖는 전류 폴로워(일명 차동 출력 전류 폴로워)가 좌우 대칭적으로 구성되어 있고, 각각의 전류 폴로워는 전류 입력 단자의 임피던스를 줄이고 전류 신호를 정확하게 받기 위해 정류된 셀(regulated cell)이 사용되었다는 것에 특징이 있다.

본 발명의 차동형 바이폴라 전류 감산기의 우수성은 종래의 전류 감산기가 갖고 있는 단점, 즉 높은 임피던스와 큰 옵셋 전압을 갖는 전류 입력 단자, 입력 신호 범위의 제한성 등을 개선하여 두 입력 전류 신호의 차를 완전 차동으로 출력시키는 특징을 갖고 있다. 따라서, 본 발명의 완전 차동형 바이폴라 전류 감산기의 회로는 각종 전류-모드 신호처리용 연산 회로 및 아날로그 집적회로를 설계할 때 기본 회로로 응용될 수 있고 반도체 칩(chip)화 할 경우 종래의 전류 감산기를 대체하여 사용할 수 있으므로 그 파급 효과가 매우 높다고 할 수 있다.

Description

완전 차동형 바이폴라 전류 감산기{fully-differential bipolar current subtracter}

완전 차동형 전류 감산기는 두 입력 전류의 차를 완전 차동으로 출력시키는 능동 소자로서 이상적인 전류 감산기는 0(zero)의 임피던스를 갖는 두 개의 전류 입력단자와 무한대의 임피던스를 갖는 두 개의 전류 출력 단자를 갖는다.

본 발명은 완전 차동형 바이폴라 전류 감산기(fully-differential bipolar current subtracter)의 회로에 관한 것으로, 더욱 상세하게는 두 전류 입력 신호를정확하게 받아들이기 위해 낮은 임피던스를 갖는 두 전류 입력 단자와 입력된 두 전류의 차를 완전 차동으로 출력시키는 두 개의 전류 출력 단자를 갖도록 설계한 전류 감산기의 회로에 관한 것이다.

일반적인 전류 감산기는 도 1에 나타낸 것과 같이 노튼(Norton) 증폭기 LM359의 입력단에 사용된 기본 전류 미러와 이것의 출력 트랜지스터에 공통 이미터 증폭기를 결합시킨 회로이다. 이 경우, (1) 높은 임피던스의 전류 입력 단자, (2) 전류 입력 단자의 큰 옵셋 전압, (3) 입력 신호 범위의 제한성(i _IN1 i _IN2) 등의 문제점을 갖고 있다. 이런 문제는 도 2에 나타낸 전류 입력을 위한 두 개의 정류된 셀을 이용한 전류 폴로워(current follower:CF)와 전류 차를 얻기 위한 전류 미러로 구성된 전류 감산기에 의해 해결되었지만, 완전-차동형 출력을 얻을 수 없고 전류 미러에 의해 옵셋 전류가 발생하는 문제점을 갖고 있다. 따라서, 이 전류 감산기를 이용하여 각종 응용 회로를 설계할 때, 많은 주의가 필요할 뿐만 아니라 고정도의 응용회로를 실현하기가 어려운 문제점이 있다.

상기의 전류 감산기 회로들은 높은 임피던스와 큰 옵셋 전압을 갖는 전류 입력단자, 입력 신호 범위의 제한성, 그리고 단일 전류 출력 단자만 갖는 등의 단점을 갖고 있기 때문에, 각종 아날로그 전자 회로를 설계할 때 많은 주의가 필요할 뿐만 아니라 각종 고정도의 응용 회로를 실현하기가 어려운 문제점이 있다. 이러한 문제점을 해결하는 것이 본 발명이 이루고자하는 기술적인 과제이다.

도 1은 LM359[노튼(Norton) 증폭기]의 입력단 회로도.

도 2는 도 1의 문제점을 해결한 회로도.

도 3은 본 발명에 사용된 완전 차동형 전류 감산기의 블록도.

도 4은 본 발명에 사용된 완전 차동형 전류 감산기의 회로도.

도 5는 도 4에 나타낸 회로도의 전류 입력 단자의 임피던스 특성.

도 6은 도 4에 나타낸 회로도의 전류 전달 특성.

도 7은 도 4에 나타낸 회로도의 출력 전류들의 파형.

낮은 임피던스와 매우 작은 옵셋 전압을 갖는 전류 입력 단자, 입력 신호 범위의 다양성, 그리고 완전 차동 전류 출력 단자를 갖는 완전 차동형 전류 감산기를 첨부된 도면에 의해 상세히 설명하면 다음과 같다.

[실시 예]

도 3은 본 발명에 사용된 완전 차동형 바이폴라 전류 감산기의 블록도이다. 이 블록도는 차동 출력을 갖는 전류 폴로워(current follower:CF) 2개로 구성된다. 여기서, 두 전류 폴로워가 이상적이라면i _O1=i _IN2-i _IN1와i _O2=i _IN1-i _IN2를 얻을 수 있을 것이다. 도 4는 도 3의 블록도를 회로로 구성한 것이다. 이 회로에서 Q₁∼Q₇는 도 3의 왼쪽 부분의 전류 폴로워를 구성하고 Q₈∼Q₁₄는 도 3의 오른쪽 부분의 전류 폴로워를 구성한다. 각각의 전류 폴로워는 pnp 트랜지스터 Q₂(또는 Q₉)를 사용한 공통-베이스 증폭기, npn 트랜지스터 Q₁(또는 Q₈)을 사용한 공통-베이스 증폭기, Q₂(또는 Q₉)의 출력 신호를 Q₁(또는 Q₈)의 입력 신호와 전류 폴로워의 부(-)의 출력 신호로 사용하기 위한 전류 미러 Q₃∼Q₅(또는 Q₁₀∼Q₁₂), 그리고 Q₁(또는 Q₈)의 출력 신호를 전류 폴로워의 정(+)의 출력 신호로 사용하기 위해 사용한 전류 미러 Q₆∼Q₇(또는 Q₁₃∼Q₁₄)로 구성된다. 또한, 이러한 두 개의 전류 폴로워에서, 차동 전류 입력 신호가 공통-베이스 증폭기 Q₂(또는 Q₉)를 통과 한 다음 전류 미러 Q₃∼Q₄(또는 Q₁₀∼Q₁₁)에 의해 공통-베이스 증폭기 Q₁(또는 Q₈)의 입력 신호가 된다. 따라서 두 공통-베이스 증폭기의 베이스와 이미터간 전압v _BE 의 변화가 일정하기 하기 때문에 발명한 전류 감산기에 사용되는 차동 출력 전류 폴로워는 전류 입력 단자가 항상 접지 전위가 되는 정류된 셀(regulated cell) 회로 구성을 갖는다.

자세한 회로 동작은 다음과 같다. 회로에서 베이스 전류를 무시하면, Q₂의 이미터 단자로 입력되는 총 전류 I_B+i _IN1은 Q₂을 통과한 다음 전류 미러 Q₃∼Q₄에 의해 Q₁의 입력 전류가 되고, Q₁의 출력 전류는 전류 미러 Q₆∼Q₇에 의해 (+) 출력 전류i _C7가 된다. 또한, Q₂의 출력 전류는 전류 미러 Q₃과 Q₅에 의해 (-) 출력 전류i _C5로 복제된다. 한편, I _B +i _IN2 는 Q₉, 전류 미러 Q₁₀∼Q₁₁, Q₈, 그리고 전류 미러 Q₁₃∼Q₁₄에 의해 또 다른 (+) 출력 전류i _C14가 된다. 또한, Q₉의 출력 전류는 전류 미러 Q₁₀과 Q₁₂에 의해 또 다른 (-) 출력 전류i _C12로 각각 복제된다. 따라서, 전류 출력 단자에서 다음과 같은 전류 전달식을 구할 수 있다.

또한, 전류 미러 Q₃∼Q₄(또는 Q₁₀∼Q₁₁)에 의해i _C1=i _C2(또는i _C8=i _C9)가 되어v _BE1과v _BE2(또는v _BE8과v _BE9)가 같은 크기로 증가 또는 감소한다. 따라서, 전류 입력 단자는 일정한 전압을 갖고 있기 때문에 가상 접지가 형성되어 낮은 임피던스를 갖는다고 할 수 있다. 소신호 등가 회로를 이용하여 전류 입력 단자의 입력 임피던스r _IN1 과r _IN2 를 구하면 다음과 같이 주어진다.

여기서,r _π2와r _π8는 Q₂와 Q₈에 대한 베이스와 이미터간의 저항이다. 전류 미러에 의해 g_m1=g_m2(또는 g_m8=g_m9)가 되므로, 임피던스r _IN1 과r _IN2 은 무시할 정도로 작은 값을 갖는다. 따라서, 전류 입력 단자는 가상 접지가 형성된다고 할 수 있다. 전류 출력 단자의 출력 임피던스는 전류 미러 구성에 의해 높게 할 수 있기 때문에 출력 전류i _O1또는i _O2는 부하의 영향을 받지 않는다. 따라서, 제안한 도 4의 전체 회로에 대한 입-출력 전류 전달 특성은 정확하게 식 (1)으로 주어진다

발명한 완전-차동형 바이폴라 전류 감산기의 회로를 PSPICE 시뮬레이션을 통하여 동작 원리와 그 성능을 확인하였다. 시뮬레이션에서 사용한 트랜지스터의 모델명은 Q2N3906(pnp)와 Q2N3904(npn)이다. 전원 전압은 V_cc=1.5V, V_EE=-1.5V를 각각 사용하였다. 바이어스 전류I _B 는 기본 전류 미러(basic current mirror)로 구성하였고 이들의 전류는 100㎂로 설정하였다. 출력 전류를 측정하기 위해, 출력단과 접지 사이에 부하 저항R _L =100Ω을 사용하였다.

도 5는 도 4에 나타낸 회로도의 전류 입력 단자의 임피던스 특성을 실험한 결과이다. 이 그림으로부터 전류 입력 단자의 임피던스는r _IN1=r _IN2=△V/△I= 5Ω이하라는 것을 알 수 있다. 이것은 도 1에 나타낸 종래의 전류 감산기의 입력 단자저항r _IN = 1/g _m =V _T /I _C 와 비교할 때, 25배 작은 값이므로 개발한 전류 감산기의 전류 입력 단자의 임피던스는 아주 작다는 것을 알 수 있다.

도 6는 도 4에 나타낸 회로도의 전류 전달 특성, 즉i _IN2 =0A일 때i _IN1 의 변화에 따른i _O1과i _O2의 특성을 각각 실험한 결과이다. 이 그림으로부터, 옵셋 전류는 0이며 실험 결과는 이론적인 전달 특성[식 (1) 참조]과 일치함을 알 수 있다.

도 7은 도 4에 나타낸 회로도의 출력 전류들의 파형을 실험한 결과이다. 이 때i _IN1 = 50sin2π(1MHz)t[㎂]로,i _IN2 = 25 sin2π(1 MHz )t[㎂]로 설정하였다. 이 결과로부터, 완전 차동형 전류 감산기의 출력 파형i _O1과i _O2가 이론식i _O1=(i _IN2 -i _IN1 )= -25sin2π(1MHz)t[㎂]과i _O2=(i _{IN 1}-i _{IN 2})=25sin2π(1MHz)t[㎂]와 각각 일치한다는 것을 알 수 있다.

본 발명의 완전-차동형 바이폴라 전류 감산기의 우수성은 종래의 전류 감산기가 갖고 있는 단점, 즉 높은 임피던스와 큰 옵셋 전압을 갖는 전류 입력 단자, 입력 신호 범위의 제한성 등을 개선하여 두 입력 전류 신호의 차를 완전 차동으로 출력시키는 특징을 갖고 있다. 따라서, 본 발명의 차동형 바이폴라 전류 감산기의 회로는 각종 전류-모드 신호처리용 연산 회로 및 아날로그 집적회로를 설계할 때 기본 회로로 응용될 수 있고 반도체 칩(chip)화 할 경우 종래의 전류 감산기를 대체하여 사용할 수 있으므로 그 파급 효과가 매우 높다고 할 수 있다.

Claims (3)

1. 각각 1개의 전류입력단자와, 정(+) 및 부(-)의 2개의 전류출력단자와, 바이어스 전류와, 전류밀러 및 공통 베이스 증폭기를 이루는 복수의 트랜지스터로 구성된 제 1 및 제 2전류폴로워를 구비하고,

   상기 제 1전류폴로워의 정(+) 출력단자가 상기 제 2전류폴로워의 부(-) 출력단자에 연결되고, 상기 제 1전류폴로워의 부(-) 출력단자가 상기 제 2전류폴로워의 정(+) 출력단자에 연결되고, 상기 전류입력단자를 통해 입력된 전류의 차를 완전 차동으로 출력하는 것을 특징으로 하는 전류감산기.
2. 제 1항에 있어서,

   상기 제 1 및 제 2전류폴로워의 각각은

   전류입력단자를 통해 입력된 전류와 바이어스전류가 입력되는 pnp 트랜지스터를 사용한 pnp 공통베이스 증폭기와,

   npn 트랜지스터를 사용한 npn 공통베이스 증폭기와,

   상기 pnp 공통베이스 증폭기로부터 출력되는 전류를 입력받아 상기 npn 공통베이스 증폭기의 입력신호와 상기 전류폴로워의 부(-)의 신호로 출력하는 2개의 출력단자를 갖는 제 1전류미러와,

   상기 npn 공통베이스 증폭기의 출력신호를 상기 전류폴로워의 정(+)의 신호로 출력하는 제 2전류미러를 구비하는 것을 특징으로 하는 전류감산기.
3. 제 2항에 있어서,

   상기 제 1 전류 미러에 의해 상기 pnp와 npn 공통베이스 트랜지스터의 컬렉터 전류가 동일하게 되어

   상기 pnp 공통베이스 증폭기와 상기 npn 공통베이스 증폭기의 베이스와 이미터간 전압의 변화가 일정하게 되기 때문에, 상기 전류입력단자가 접지전위가 되도록 구성한 것을 특징으로 하는 전류감산기.