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KR100399691B1 - 위상 및 시간 변조를 이용한 피드 포워드 보상 - Google Patents

위상 및 시간 변조를 이용한 피드 포워드 보상 Download PDF

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KR100399691B1
KR100399691B1 KR10-1999-0050258A KR19990050258A KR100399691B1 KR 100399691 B1 KR100399691 B1 KR 100399691B1 KR 19990050258 A KR19990050258 A KR 19990050258A KR 100399691 B1 KR100399691 B1 KR 100399691B1
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KR
South Korea
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signal
circuit
amplifier
output
phase
Prior art date
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Inventor
찰스알. 젠츨러
Original Assignee
파워웨이브 테크놀로지스, 인크.
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Publication date
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Publication of KR20000035457A publication Critical patent/KR20000035457A/ko
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Abstract

본 발명은 AB급으로서 동작하는 메인 전력 증폭기를 이용하여 RF입력 신호를 증폭하는 저 비용 피드 포워드 RF 전력 증폭기회로에 관한 것이다. 본 발명의 방법 및 장치는 상기 메인 증폭기에 의해 부가된 왜곡을 보상하도록 상기 메인 증폭기에 대한 입력신호를 변경한다. 본 발명의 회로는 AB급 증폭기 앞단에 파일럿 신호를 입력하고 상기 AB급 증폭기의 출력에서 파일럿 신호의 재단된 직교 변조 도함수(chopped, quadrature modulated derivative)를 검출하여 상기 AB급 증폭기의 정정회로를 조정한다.

Description

위상 및 시간 변조를 이용한 피드 포워드 보상{FEED FORWARD COMPENSATION USING PHASE AND TIME MODULATION}
본 발명은 전력 증폭기에 관한 것으로, 보다 구체적으로는 증폭기 특히 고 전력 AB급 전력 증폭기의 입/출력 전달함수의 선형화에 관한 것이다.
고 전력, 광대역 전력 증폭기가 공지돼 있다. 이러한 증폭기들은 피드 포워드(feed forward) 구성으로 동작하거나, 메인 전력 증폭기가 예를 들어 AB급 증폭기로서 동작하는 경우에 필요시 되는 다른 형태의 선형화 처리를 갖고 있다. A급 증폭기가 통상 AB급 증폭기보다 작은 왜곡을 나타내지만, A급 증폭기는 AB 급 증폭기 보다 증폭효율이 떨어진다. 따라서 왜곡을 줄이는 동시에 효율을 유지하기 위해서 여러 가지 형태의 에러 또는 왜곡 정정을 행하는 AB급 증폭기 구성이 개발되어 있다.
상기 에러 정정의 일례는 AB급 증폭기의 입력 신호의 왜곡을 정정하기위해 주입된 파일럿 신호(pilot signal)를 이용하는 것이다. 다른 에러 정정 방법에 있어서, 예를 들어 이득-위상 회로를 이용하는 제 1 루프회로의 전치보상회로(pre-distortion circuit)는 원 신호에서 이득-위상 신호를 생성하여 이 이득-위상 신호가 AB급 증폭기로서 동작하는 전력 증폭기에 입력되는 경우, 그 출력이 증폭기 회로에 대한 원 입력 신호의 정정된 증폭신호가 되도록 하는 여러 가지 조정부를 구비하고 있다.
전치보상을 이용하는 적절히 조정된 증폭기회로라 하더라도, 임의의 불안정성을 나타내고 있다. 따라서 에러 증폭기를 이용하는 제 2 루프회로가 이용되며, 예를 들어 전술한 파일럿 신호를 이용하여 동조된다. 이러한 잔여 왜곡은 피드 포워드 보상 루프회로에서 다루어질 수 있으나 미국특허 제 5,796,304호에 개시된 그러한 직교 파일럿 신호 검출 및 보상 회로 또한 고가이다.
본 발명은 적은 수의 부품을 가지며, 제한 내에서 드리프트 및 다른 파라미터 변화를 조정할 수 있는 파일럿 신호를 이용하는 저 비용의 방법에 의한 고 전력 AB급 전력 증폭기에서 적합하게 입/출력시의 선형성을 유지하는 바람직한 방법을 제공한다.
본 발명은 피드 포워드 보상을 하는 메인 증폭기를 포함하는 증폭기 회로에 관한 것이다. 본 발명은 에러 신호를 제공하도록 상기 메인 증폭기로부터의 신호출력과 상기 메인 증폭기로의 신호입력을 비교하는 비교기를 가지는 비교 루프회로, 상기 에러신호를 조정하는 정정 회로를 가지는 보상 루프회로, 발진 신호원을 가지는 파일럿 신호 생성회로, 상기 파일럿 신호를 상기 증폭기 회로에 결합하는 커플러 및 상기 정정 회로에 제어신호를 제공하는 상기 증폭기 회로의 출력에 접속된 검출기회로를 구비하는데, 상기 검출기회로는 제어신호를 제공하도록 상기 증폭기 회로 출력에서의 파일럿 신호의 재단된 직교 변조 도함수(chopped, quadrature modulated derivative)로부터 정보를 추출한다.
다른 양상에 있어서, 본 발명은 입/출력을 가지는 메인 증폭기, 파일럿 신호를 생성하는 파일럿 신호 발생기를 구비하는데, 상기 파일럿 신호는 상기 메인 증폭기의 입력에 접속되며, 또한 상기 메인 증폭기의 출력에서의 출력신호의 위상과 이득왜곡을 정정하도록 상기 메인 증폭기와 소통하는 위상 및 이득 정정회로 및 상기 위상 및 이득 정정 회로의 위상 및 이득을 제어하는 출력신호에 있는 파일럿신호의 재단된 직교 변조 도함수에서 제어신호를 유도하는 검출회로를 구비하는 증폭기 구성을 갖는다.
또 다른 양상에 있어서, 본 발명은 입/출력을 가지는 증폭기로부터 증폭된 신호출력의 이득 및 위상왜곡을 정정하는 방법을 제공한다. 상기 방법은 상기 증폭기의 입력에서 증폭되는 신호를 입력하는 단계, 증폭기의 입력에서 파일럿 신호를 주입하는 단계, 상기 증폭기의 출력에서 재단된 직교 변조 파일럿 신호성분을 검출하는 단계, 상기 검출된 파일럿 신호를 이용하여 증폭된 출력신호의 위상 및 이득정정을 행하도록 위상 및 이득 정정 신호를 발생하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 있어서, 본 발명은 적어도 두 개의 구별가능한 변조 코드를 가지는 정보가 있는 일정 주파수의 파일럿 신호를 부호화하는 단계, 상기 부호화된 파일럿 신호를 재단하는 단계, 증폭되는 신호에 상기 부호화 및 재단된 파일럿 신호를 부가하는 단계, 상기 신호를 증폭하는 단계, 상기 주입, 부호화 그리고 재단된 파일럿 신호를 가지는 증폭된 신호를 검출하는 단계, 상기 증폭신호의 왜곡량에 대한 정보 도함수를 얻도록 상기 파일럿 신호에서 부호화된 정보를 복호화하는 단계, 왜곡량을 줄이도록 상기 정보에 의거 위상 및 진폭회로 파라미터를 독립적으로 조정하는 단계를 포함하는 증폭신호의 왜곡을 줄이는 방법을 특징으로 한다.
본 발명의 또 다른 양상에 있어서, 본 발명은 증폭신호를 발생하도록 복수의 피드 포워드 신호 정정 루프회로를 가지는 증폭기 회로내의 증폭신호의 왜곡을 감소시키는 방법을 제공한다. 상기 방법은 정정 루프회로 중 하나에 파일럿 신호를 인가하는 단계, 진폭 및 위상 정정 신호를 제공하도록 상기 인가된 파일럿 신호의 재단된 직교 변조 도함수를 포함하는 상기 증폭 신호를 검출하는 단계 및 상기 진폭 및 위상 정정신호에 의거 복수의 피드 포워드 정정루프회로 중 적어도 한 루프회로내의 위상 및 진폭 파라미터를 조정하는 단계를 포함하는 것을 특징으로 한다.
도 1은 본 발명에 따른 증폭기 및 제어회로의 일반적인 실시예의 개략 블록도,
도 2a는 본 발명에 따른 증폭기 제어회로의 제 1 바람직한 실시예의 개략 블록도,
도 3a는 본 발명에 따른 증폭기 제어회로의 다른 실시예의 개략 블록도,
도 4a는 본 발명에 따른 증폭기 제어회로의 또 다른 실시예의 개략 블록도,
도 5a는 본 발명에 따른 증폭기 제어회로의 또 다른 실시예의 개략 블록도,
도 6은 본 발명의 바람직한 실시예에 따른 디지털 제어 증폭 프로세서의 동작을 나타내는 플로우차트,
도 2b, 3b, 4b 및 5b는 각기 도 2a, 3a, 4a 및 도 5a의 제어회로에 대한 타이밍 신호 파형을 나타내는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10:증폭기 회로 12, 100: 이득-위상 회로
14: 메인 증폭기 16: 딜레이 소자
18: 제 1루프회로 22: 제 2 루프회로
26, 120 : 커플러 30: 비교장치
41,114: 에러 및 보상루프 정정회로 42: 검출기
44: 디지털 프로세서 140: 신세사이저
144: 버퍼증폭기 171: 대역통과 필터
174: 10db 감쇠소자 178: 3db 감쇠소자
190,192: NOR 게이트 194,196: NAND게이트
상기 목적, 특징 및 장점은 도면을 참조로 한 이하의 상세한 설명으로부터 명백해질 것이다.
도 1을 보면 기본 피드 포워드 증폭기 회로(10)는 전치보상 이득-위상 회로(12), 메인 전력 증폭기(14), 및 딜레이 소자(16)를 그 제 1 루프회로(18)에 구비하고 있다. 증폭기(14)는 통상적으로 라인(20)을 거치는 그 출력이 피드 포워드 제 2 루프회로(22)에 대한 입력이 되는 고 전력 AB급 증폭기이다.
라인(24)을 거치는 상기 증폭기회로로의 입력은 입력신호의 일부를 상기 딜레이소자(16)로 지향하는 라인 샘플링 커플러(26)에 의해 분할(즉 샘플)된다. 상기 딜레이소자의 출력은 비교장치(30)로 입력된다.
라인(36)을 거치는 샘플러(26)로부터의 나머지 입력 신호 에너지는 도시된 본 발명의 실시예에 있어서, 제어식 이득-위상 회로(12)에 의해 수신되며, 상기 회로의 출력은 메인 전력 증폭기(14)로 입력되며, 이 메인 증폭기(14)는 AB급 증폭기로서 동작한다.
라인(20)을 거치는 메인 전력 증폭기(14)의 출력은 커플러(38)에 의해 샘플화되며, 이 샘플화된 출력신호는 결합기(30)에 의해 상기 딜레이소자(28)의 출력과 비교되어(차분되어) 라인(40)상에 왜곡 에러신호를 생성한다. 상기 딜레이소자(16)는 상기 메인 증폭기와 회로(12)에서의 고유한 지연을 고려하여 상기 샘플 출력신호와 상기 딜레이소자의 출력신호가 함께 커플러(30)에 결합되는 경우 시간 위상적으로 그 신호들을 유지하도록 선택된다. 따라서 딜레이소자(16)의 지연 출력이 비교회로(30)에 전달되며, 비교회로의 출력은 제 1 루프회로 보상이 이루어진후의 메인 증폭기 출력에서 왜곡치의 측정값이 된다. 이 결과의 에러신호는 정정 회로(41)를 통해 부분적으로 이득 회로(12)를 제어하도록 사용된다.
도시된 실시예에 있어서, 정정 회로(41)는 디지털 프로세서(44)에 대한 입력을 위해 라인(46)을 통해 샘플화된 신호의 에너지를 측정하도록 쇼트키 다이오드(42)를 이용한다. 도시된 실시예에 있어서, 상기 디지털 프로세서(44)는이득 및 위상 회로(60, 62)내의 디지털/아날로그 변환기(도시않음)를 제어하도록 라인(46,48)을 통해 디지털 제어신호를 출력한다. 프로세서(16) 및 제어 회로내의 상기 디지털/아날로그 변환기(이는 예를 들어 프로세서(44)내에 내장될 수 있음)내에서의 아날로그 출력은 상기 이득-위상 회로(12)의 여러 가지 이득-위상요소를 제어한다. 따라서 검출기(42)로부터의 검출 에너지는 도시의 실시예에서 회로(12)를 제어하도록 이용된다. 당업자에 공지된 바와 같이, 다른 제어 방법이 이용될 수 있다.
비교 결합기회로(30)의 출력은 이득-위상 회로(100)(이득 및 위상 정정회로(96,98)를 포함)에 의해 수신된다. 회로(100)의 출력은 선형 에러 증폭기(102)에 전달된다. 상기 에러 증폭기(102)의 출력은 커플링 소자(106)를 통해 지연소자(104)의 출력에 결합된다. 이 결과 라인(110)을 통하는 보상된 증폭신호가 유저에게 전달된다.
라인(110)을 통하는 커플링 소자(106)의 출력은 샘플링 소자(112)에 의해 샘플화되어 라인(113)을 통해 에러 루프 정정 회로(114)로 전달된다. 보상 루프 정정회로(41)와 분리되게 도시하였지만 상기 에러 루프 정정회로는 사실상 회로(41)의 프로세서(44)를 이용한다. 라인(116,118)을 통하는 상기 에러 루프 정정회로의 출력은 이득-위상회로(100)의 이득 및 위상 각각을 제어하도록 사용된다.
파일럿 신호를 이용하는 보상 시스템에 있어서, 특히 라인(20)을 통해 얻을 수 있는 본원에서 참조하는 미국특허 제 5,796,304호에 개시된 직교 변조 파일럿 신호는 커플러(120)를 통해 보상 루프회로(18)로 주입된다. 좀더 변형된 파일럿 신호는 이하에서 보다 상세히 기술되는 바와 같이, 에러 루프회로(22)의 이득 및 위상을 조정하도록 에러 루프 정정회로(114)에 의해 검출되어 사용된다.
상기 미국특허에 도시되고 설명된 바와 같이, 파일럿 신호가 직교 변조 신호인 경우 여러가지 소자가 다양한 이득 및 위상 변화를 검출하고 개별적으로 조정하는데 이용될 수 있다. 그러나, 이러한 소자를 사용할 경우 회로에 불가피하게 추가적인 부품이 더해질 수 밖에 없다. 이때, 사실상 동일한 성능을 유지하면서 회로의 비용을 감소시킬수 있도록 부품의 수를 줄이는 것이 바람직하다.
따라서 도 2a에 도시된 실시예 및 도 2b의 관련 신호 타이밍을 참조하면, 상기 에러 및 보상 루프 정정회로(114,41)는 모두 라인(44,48,116,118)을 거치는 루프 제어 아날로그 신호를 제공하도록 프로세서(44)를 이용한다. 라인(30)을 통해 메인 증폭기(14)의 입력에 인가된 파일럿 신호는 본 발명의 바람직한 실시예에 따라 다음과 같이 발생된다. 필요시 프로세서(44)에 의해 프로그램될 수 있는 합성신호 발생회로 즉 신세사이저(140)는 파일럿 주파수에서 사인파 발진 신호를 생성하며, 라인(142)을 통해 그 신호를 출력한다. 상기 파일럿 신호의 일반적인 주파수는 상기 증폭기의 나머지의 주파수 대역내 또는 바로 외측에 정렬된다.(그러나 반드시 일치하지는 않으며, 예를 들어 CDMA 채널 주파수와 정렬된다.) 상기 신세사이저의 출력은 버퍼 증폭기(144)를 통과한다. 상기 버퍼 증폭기의 출력은 샘플링 커플러(146)에 의해 샘플화되며, 본 실시예에 있어서, 10db 손실 소자(148)를 통해 직교 신호 발생기(150)에 인가되며, 이 발생기는 라인(152,154)을 통해 서로 90도 의 위상차를 가지는 두 가지의 신호를 제공한다. 상기 직교 신호는 전기 제어식 단극 2 방출 스위치(155)를 통과하며, 이 스위치는 두 신호 중 어느 하나를 선택해서 그 출력라인(156)에 제공한다. 상기 단극 2 방출 스위치는 라인(159a)을 통해 마이크로프로세서(44)에 의해 제어되며, 예를 들어 1Khz의 주파수에서 토글된다. 라인(156)을 통하는 출력신호는 접지 스위치(160)을 통과하며, 이 스위치는 그 출력에 신호입력을 전달하거나 그 출력을 접지한다. 스위치(160)는 마이크로프로세서(44)의 제 2 디지털 출력라인에 의해 토글되거나, 직교 신호가 선택되는 주파수 이상이거나 그 이하인 주파수에서 토글된다. 도시된 실시예에 있어서, 스위치(160)는 직교 신호가 스위치(155)에 의해 토글되는 주파수의 2배 주파수에서 토글된다. 상기 스위치(160)의 출력은 3db 분리 소자(162)를 통과하여 커플러(122;도1)를 거쳐 라인(120)을 통해 보상회로에 인가된다.
도 1에 도시된 바와 같이, 제 1루프회로 에러 에너지는 라인(146)을 통해 제 1루프 샘플값를 제공하는 커플링 소자에 의해 샘플화된다. 이 값은 쇼트키 다이오드(42)에 의해 검출되며 이 다이오드의 출력은 DC 대수 증폭기(166)로 전달되며, 이 증폭기의 출력은 증폭기(168)에 의해 버퍼된다. 상기 DC 대수 증폭기는 상기 쇼트키 다이오드(42)의 출력에너지를 측정하도록 검출 에러 신호를 확장하는 개선된 성능을 가진다. 버퍼(168)의 출력은 아날로그 입력으로서 마이크로프로세서(44)에 전달된다. 이 아날로그 입력은 프로세서(44)내의 A/D변환기에 의해 디지털 값으로 변환된다.
본 발명의 바람직한 실시예에 의하면, 스위치(160)가 "파일럿"신호를 접지하는 때에 제 1 루프 샘플로부터 측정이 이루어진다. 따라서, 제 1 루프 회로는 파일럿 신호가 수신된 신호와 간섭하지 않을 때에 동조될 수 있어서 수신된 신호의 아주 작은 값조차 검출되어 작용 될 수 있다.이는 예를 들어 파일럿 신호가 간단히 직교 변조되지 않는 시스템에서는 불가능한데 이는 상기 파일럿 신호가 항상 존재하기 때문이다. 따라서, 스위치(155, 160) 모두의 타이밍에 영향을 미치는 프로세서/제어기(44)는 상기 직교 변조신호가 존재하지 않는 때에 상기 버퍼 증폭기(168)로부터 라인(170)을 거치는 신호의 측정시기를 맞출 수 있다.
라인(110;도 1)을 거치는 증폭기(10)로부터의 출력은 샘플화되며, 라인(113)을 거쳐 정정회로에서 활용될 수 있다. 라인(113)을 거친 신호는 재단된 직교 변조 파일럿 신호를 분리하도록 대역통과 필터(171)에 인가된다. 필터(171)는 10db 감쇠 분리소자(174)에 라인(172)을 통해 출력을 제공한다. 상기 감쇠소자의 출력은 믹서(176)에 전달되며, 믹서의 다른 입력이 3DB 분리/감쇠 소자(178)로부터 수신된다. 상기 3db 감쇠소자로의 입력은 버퍼 증폭기(144)로부터의 지속파 발진(continuous wave oscillation)신호이다. 따라서 상기 결합 소자는 수신된 재단된 직교 변조 신호를 호모다인하며, 이 신호는 AC 결합 필터(180)를 통해 비디오 증폭기 회로(182)로 공급된다. 저역 통과 필터의 AC결합 출력이 정 전압과 부 전압간을 통과하므로, 상기 증폭기(182)는 두 개로 분할된 프로세서로부터의 기준전압 Vref에 의해 바이어스되어 그 출력이 제로에서 기준전압(프로세서에서 0에서 255에 대응)의 범위를 갖게된다. 이 기준전압은 라인(183)을 거치는 프로세서(44)의 출력에서 얻을 수 있다. 따라서 상기 비디오 증폭기의 출력은 상기 프로세서로의 아날로그 입력의 정의 범위 내에 맞게되며, 상기 프로세서내의 아날로그/디지털 변환기에 의해 라인(116,118)을 거치는 증폭기의 출력을 제어하도록 이용될 수 있는 신호레벨로 변환된다.
동작에 있어서, 상기 라인(46,48)을 거치는 신호는 변형될 수 있으며, 최종의 검출 에너지가 라인(170)을 통해 결정된다. 당업자에 의해 공지된 바와 같이, 반복의 방법에 의해 라인(170)을 거치는 에너지가 감소되며, 이는 메인 증폭기가 사실상 상기 전치보상 이득-위상회로(12)에 의해 보상된 선형 증폭기임을 나타낸다. 확실히 다른 증폭기가 상기 보상 루프회로(18)에서 증폭기(14)를 보상하는 전치보상회로로서 이용될 수 있다.
유사하게, 상기 제어기(44)는 라인(116,118)을 거치는 신호를 각각 증가시켜서 라인(113)에서 검출된 파일럿 신호 에너지를 최소화한다. 본 분야의 당업자에 공지된 이러한 최소화 프로세스는 에러 증폭기(102)가 이득-위상회로(100)에 의해 적절히 보상되는 경우 영향을 받게된다. 따라서 상기 제어기(44)는 라인(44,48,116,118)을 통하는 제어 신호에 있어서 어떤 변화가 필요시 되는지를 판단하고 그리고 그 변환이 필요시 되는 때를 판단하도록 라인(110)을 거치는 출력에서 재단된 직교 변조 파일럿 신호를 연속적으로 모니터 할 수 있다.
본 발명의 실시예에 있어서, 도 2의 마이크로프로세서(44)는 직교 파일럿 신호가 없는 경우 라인(170)상의 신호를 샘플화하도록 필수적인 시간 함수들을 실행하며, 증폭기(80)의 신호출력을 샘플링해서 상기 파일럿 신호의 I 및 Q성분을 측정해서 이 두 값(I 및 Q)의 평방근을 취하여 파일럿 신호의 크기를 얻을 수 있다. 상기 함수들의 일부를 하드웨어로 구현하여 부하를 줄이기 위해서 도 3a 및 도 3b의 관련 신호 타이밍을 참조로 할때, 마이크로프로세서로 부터 라인(159a, 159b)으로의 타이밍 신호는 상기 전기 제어 스위치(180,184,186 및 188)가 동작할수 있도록 하며, 상기 프로세서(44)에 정확한 시간에만 신호값을 제공하기위해 이용될 수 있다. 이러한 추가적인 회로에 의하면 디지털 NOR 게이트(190,192) 및 NAND 게이트(194,196)는 필요한 디지털 제어소자를 제공한다. 따라서 라인(159a)으로부터 변환된 신호가 NOR 게이트(192) 및 스위치(188)를 통해 제1 루프회로샘플을 제어한다. 상기 제 1루프회로 샘플이 얻어지지 않은 경우, 상기 NAND 게이트(194,196)는 인에이블되며, 라인(159a) (및 NOR 게이트(190))를 통한 신호에 의해 결정된 상기 NAND 게이트 중 어느 하나가 선택적으로 상기 신호 스위치(180,184)를 인에이블한다. 최종으로 상기 기준신호는 제 1루프 회로샘플이 얻어지는 경우에 제공될 수 있다. 제어 스위치(180,184,186,188)의 4 출력 각각은 처리를 위해 상기 마이크로프로세서(44)에 제공된다.
도 4a 및 도 4b의 관련 신호 타이밍을 보면(여기서 유사의 도면부호는 유사의 소자들을 나타냄), 제 1 루프회로 샘플은 도 3a와 관련하여 기술된 방식으로 동작하지만 제 2 루프회로는 상기 파일럿 발생 회로에 타이밍신호를 제공하는 것을 제외하고 마이크로프로세서를 사용하지 않고 직접적으로 제어된다. 따라서 상기 비디오 증폭기의 출력은 이전과 같이 스위치(180,184)에 지향되어 그 출력에서 I 및 Q 샘플을 각각 출력한다. 라인 (290,294)을 통하는 스위치(180,184)의 출력은 연산증폭기회로(197,198)에 의해 각각 수신된다. 또한 상기 증폭기(197,198)는 파일럿 신호가 없는 경우 동작하는 스위치 소자(186)로부터 기준 신호값을 수신한다. 이증폭기(197,198)는 캐패시터(200,202)에 의해 제어된 적분 기능을 수행하여 라인(116,118)을 거치는 제 2 루프회로 이득 및 위상을 각각 직접적으로 제어하도록 구성된 연산 증폭기이다. 상기 프로세서(44)는 전술한 바와 같이, 라인(46,48)을 통해 제 1 보상 루프회로의 이득 및 위상을 제어한다.
도4a의 회로에 추가로 부가된 소자가 있다. 이는 라인(244)를 통한 파일럿 신호 입력의 위상을 정합하도록 라인(212)를 통해 믹서에 입력신호의 위상을 인에이블하는데 필요한 위상 조정회로(210)회로이다. 이 회로는 I 및 Q신호 각각이 라인(245)를 통해 기준신호를 이용하여 제 2 루프 이득 및 위상소자를 개별적으로 제어하기 때문에 필요시되는데, 상기 기준신호는 상기 이득 및 위상소자를 제어하는 I 및 Q 신호의 크기를 결정하는데 활용된다. 본 실시예에 있어서, 상기 파일럿 신호는 신호 주파수 채널 바로 외측의 주파수가 되어야한다.
도 5a 및 도 5b의 그 관련 신호 타이밍을 참조하면, 제 1 및 제 2 루프회로의 제어는 재단 및 직교 변조가 "수신단"에서 일어나는 것을 제외하고는 실질적으로 동일한 방식으로 실행된다. 따라서 상기 메인 증폭기로 주입된 파일럿 신호는 예를 들어 도 2a에 있어서, 라인(147)을 통하는 커플러(146)의 출력이되는 신호이다. 수신 샘플은 전술한 바와 같이, 필터(171)에 의해 대역 통과 필터되고 3db 소자(240)을 통해 분리된 지속파(CW) 샘플을 포함한다. 3db 소자의 출력은 스위치(242)에 의해 변조되거나 스위치되어 스위치(242)의 출력 즉 라인(244)에 직접적으로 접속되거나 접지된다. 라인(244)의 출력은 단극 2 방출 스위치(248)에 전달되며, 상기 스위치는 상기 직교 변조 소자(250)의 90도 입력 또는 제로 입력을 제공한다. 상기 직교 변조 소자의 출력은 라인(244)를 통하는 신호입력에 동상이거나 90도 이상에 있으며, 감쇠기(174)로 전달된 다음 믹서(176)로 전달된다. 위상 기준 조정회로(210)는 인입 신호의 위상을 동기적으로 정합하도록 수동으로 변경되며, 상기 검출 및 제어회로의 나머지는 도 4a의 스위치(188)가 라인(170)상에 항상 나타나는 CW 파일럿 신호를 제거하도록 협대역 제거필터(251)로 대치되는 것만 빼고는 도 4a와 같다.
따라서 상기 재단된 직교 변조신호는 상기 증폭기 보상회로의 "송신"측 또는 상기 회로의 "수신"측에서 유도될 수 있다. 본 발명의 바람직한 실시예에 있어서, 상기 직교 및 재단 신호는 상기 보상회로의 송신측에서 유도된다.
도 6을 참조하면, 상기 프로세서(44)의 동작이 도시된다. 도 2의 프로세서(44)는 이하 기술하는 바와 같이 연속 프로세스로 동작하며, 그에 가해진 입력을 기본으로 그 D/A 변환기에 디지털 신호값을 연속 및 반복적으로 출력한다. 프로세서로부터의 새로운 디지털 신호값의 수신시, 상기 D/A 변환기는 도 2에 도시된 바와 같은 회로의 여러 가지 위상 및 이득소자, 도 1의 이득 및 위상 정정회로(60,62, 96,98)를 제어하도록 그 디지털 입력을 아날로그 신호 출력으로 변환한다. 이들 회로들이 이득 및/또는 위상에서 변하므로, 전체 회로구성에 있어서 라인(24)를 통하는 입력신호로부터 라인(110)을 거치는 출력신호까지 입/출력 관계를 선형화하는 효과가 있다. 이러한 프로세스는 전술한 바와 같이, 메인 증폭기의 입력에 왜곡신호(전치보상)를 부가하여 메인 증폭기의 출력을 보상함으로써 실행되어 증폭기(10)의 출력에서의 전체 응답을 라인(24)을 거치는 입력신호와 관련하여 선형으로 할 수 있다.
동작에 있어서, 제어기(90)는 실질적으로 피드백 루프 환경에서 동작한다. 상기 제어기(90)는 그가 접속된 가변 제어 요소를 반복적으로 조정하며, 상기 조정이 개선인지, 효과가 없는지, 즉 라인(46)상의 제 1왜곡 루프회로의 출력과 같은 에러 출력이 되는지 또는 라인(172)상에서 증폭기(182)로부터의 처리된 파일럿 신호출력의 신호에 의해 측정된 전체 장치의 에러 출력인지를 판단한다. 따라서 상기의 제어기의 목적은 비교기(30)의 출력이 널(null) 즉 제로인 경우 선형 증폭기(14)의 출력에서 왜곡을 최소화하는 것이다. 이러한 프로세스를 실행함에 있어서, 도2a에 도시된 보상제어회로를 참조하면, 상기 제어기(44)는 필요시 라인(46)상의 신호값을 정정하도록 라인(170)상의 신호의 에너지를 측정하게 동작하는데, 이때 증폭기(182)의 출력에는 파일럿 신호가 없으며, 이는 도시된 실시예에 있어서, 대략 1밀리초 주기 시간마다 일어난다. 다른 실시예에 있어서, 상기 주기 시간은 예를 들어 10Hz에서 10KHz이상으로 변한다. 높은 주기율은 보다 신속하게 동작하도록 상기 루프를 인에이블할 수 있다. 상기 정정회로(96,98)는 I 및 Q성분이 증폭기(182)의 출력에서 활용할 수 있는 경우 프로세서(44)에 의해 상기 I 및 Q성분의 평방근에 대응하는 대략 매 2 내지 4 밀리초마다 갱신된다. 상기 제어 프로세서는 예를 들어 모토로라사 제조의 모델 MC68HC11E9로 될 수 있다.
따라서 동작에 있어서, 상기 제어기(90)는 정정 출력값을 연속, 반복적으로 유지 및 갱신하도록 여러 정정 회로사이에서 루프된다. 그러므로 일단 시작되면(도 1,2 및 6참조), 상기 시스템은 이득 및 위상 정정회로(60,62)를 조정할지를 검사한다. 이러한 결정은 예를 들어, 상기 소자 즉 정정회로들이 매 밀리초마다 갱신될수 있도록 라인(159a,159b)을 거치는 게이팅 디지털 신호의 내부 클럭 시간 간격에 의한다. 이는 단계 200에서 검사된다. 상기 소자가 조정되는 경우, 이득이 단계 202에서 조정될 수 있으며, 위상은 라인(159b)상의 타이밍 신호에 따르는 시간에서 라인(170)상의 신호값에 따라 단계 204에서 조정될 수 있다. 그러면 시스템은 상기 이득 및 위상 정정회로(96,98)를 제어하는 신호를 조정할 지를 단계 218 에서 검사한다. 이득 및 위상이 조정되는 경우, 상기 시스템은 필요한 경우 소자(220,222)를 각각 조정하며, 제어가 메인 루프로 돌아간다. 본 실시예에 있어서, 소자(96,98)의 조정은 라인(172)상의 파일럿 신호의 크기의 측정으로서 증폭기(182)족의 신호레벨에 따른다. 상기 조정값은 증폭기(182)의 출력에서 I 및 Q성분을 활용할 수 있는 경우 제어기(44)에 의해 샘플화된다. 다음 단계에서 증폭기(180,182)로부터의 입력에서 새로운 신호값을 판독한다. 이는 단계 224에서 행해진다.
도 2a에 도시한 바람직한 실시예에 있어서, 이득 및 위상 정정회로(60,62)는 버퍼(168)로부터의 에러 신호값 단독에 의해 조정된다. 유사하게 이득 및 위상 정정회로(96,98)는 파일럿 신호의 I 및 Q 성분이 있는 동안 증폭기(182)로부터의 신호레벨 단독에 의해 결정된다.
도 3a,4a 및 5a에 도시한 실시예의 경우에, 마이크로프로세서의 동작은 당업자에게 명백한 바와 같이, 추가적인 회로에 의해서 가능해지는 기능을 제거하기에 적합하므로, 프로세서(44)가 단독으로 도 4a 및 5a에 도시된 라인(46,48)을 통해 활용가능한 전치보상회로의 소자들을 제어할수 있다. 본 발명의 다른 실시예에 있어서, 재단된 직교 변조 파일럿 신호는 본 분야에 공지된 다른 회로를 이용하여 유도될 수 있다. 또한 전술한 바와같이, 상기 마이크로프로세서(44)는 그 성능에 따라 제어 레벨을 변화시킬 수 있다.
지금까지 본 발명을 바람직한 실시예에 의거 설명하였으나 본 발명은 이에 제한되지 않으며 이하의 부속청구범위의 사상 및 영역을 일탈치 않는 범위내에서 당업자에 의해 여러 가지로 수정 및 변형 실시될 수 있다.
본 발명은 전력 증폭기, 특히 고 전력 AB급 전력 증폭기용 입/출력 전달함수의 선형화에 이용될 수 있다.

Claims (5)

  1. 피드 포워드 보상 방식이 적용된 메인 증폭기를 포함하는 증폭기 회로로서:
    에러 신호를 제공하도록 상기 메인 증폭기로부터의 신호출력과 상기 메인 증폭기로의 신호입력을 비교하는 비교기를 가지는 비교 루프회로;
    상기 에러신호를 조정하는 정정 회로를 가지는 보상 루프회로;
    발진 신호원을 가지는 파일럿 신호 생성회로;
    상기 파일럿 신호를 상기 증폭기 회로에 결합하는 커플러; 및
    상기 정정 회로에 제어신호를 제공하며, 상기 증폭기 회로의 출력과 연결된 검출기회로로서, 제어신호를 제공하도록 상기 증폭기 회로 출력에서의 파일럿 신호의 재단된 직교 변조 도함수(chopped, quadrature modulated derivative)로부터 정보를 추출하는 검출기회로를 구비하는 것을 특징으로 하는 증폭기 회로.
  2. 입/출력을 가지는 메인 증폭기;
    상기 메인 증폭기의 입력으로 출력되는 파일럿 신호를 생성하는 파일럿 신호 발생기;
    상기 메인 증폭기의 출력에서의 출력신호의 위상과 이득왜곡을 정정하도록 상기 메인 증폭기와 소통하는 위상 및 이득 정정회로; 및
    상기 위상 및 이득 정정 회로의 위상 및 이득 조정의 제어를 위한 출력신호에 존재하는 파일럿신호의 재단된 직교 변조 도함수로 부터 제어신호를 유도해 내는 검출회로를 구비하는 것을 특징으로 하는 증폭기 회로.
  3. 입/출력을 가지는 증폭기로부터 증폭된 신호출력의 이득 및 위상왜곡을 정정하는 방법으로서:
    상기 증폭기의 입력에 증폭될 신호를 입력하는 단계;
    상기 증폭기의 입력에 파일럿 신호를 입력하는 단계;
    상기 증폭기의 출력에서 재단된 직교 변조 파일럿 신호성분을 검출하는 단계; 및
    상기 검출된 파일럿 신호를 이용하여 증폭된 출력신호의 위상 및 이득 정정을 행하도록 위상 및 이득 정정 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 이득 및 위상 왜곡 정정 방법.
  4. 적어도 두 개의 구별가능한 변조코드를 가지는 정보가 있는 일정 주파수의 파일럿 신호를 부호화하는 단계;
    상기 부호화된 파일럿 신호를 재단하는 단계;
    증폭될 신호에 상기 부호화 및 재단된 파일럿 신호를 부가하는 단계;
    상기 신호를 증폭하는 단계;
    상기 부가된 부호화 및 재단된 파일럿 신호를 가지는 증폭된 신호를 검출하는 단계;
    상기 증폭신호의 왜곡량에 대한 정보 도함수를 얻도록 상기 파일럿 신호에서 부호화된 정보를 복호화하는 단계; 및
    왜곡량을 줄이도록 상기 정보에 의거 위상 및 진폭회로 파라미터를 독립적으로 조정하는 단계를 포함하는 증폭신호의 왜곡을 줄이는 방법.
  5. 증폭신호를 발생시키기 위한, 복수의 피드 포워드 신호 정정 루프회로를 가지는 증폭기 회로내의 증폭신호의 왜곡을 감소시키는 방법으로서:
    정정 루프회로 중 하나에 파일럿 신호를 인가하는 단계;
    진폭 및 위상 정정 신호를 제공하도록 상기 인가된 파일럿 신호의 재단된 직교 변조 도함수를 포함하는 상기 증폭 신호를 검출하는 단계; 및
    상기 진폭 및 위상 정정신호에 의거 복수의 피드 포워드 정정루프회로 중 적어도 한 루프회로내의 위상 및 진폭 파라미터를 조정하는 단계를 포함하는 것을 특징으로 하는 증폭 신호 왜곡 감소방법.
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