KR100394573B1

KR100394573B1 - 반도체 메모리장치의 센스앰프회로

Info

Publication number: KR100394573B1
Application number: KR10-2001-0030442A
Authority: KR
Inventors: 송태중; 이진욱
Original assignee: 삼성전자주식회사
Priority date: 2001-05-31
Filing date: 2001-05-31
Publication date: 2003-08-14
Also published as: KR20020091618A; US20020180491A1; US6480037B1

Abstract

메모리셀의 데이터를 감지 및 증폭하는 씨모오스 크로스 결합된 센스앰프회로에 관한 것으로, 제조공정상에 의해 센스앰프를 구성하는 트랜지스터들의 미스매치가 발생하더라도 양호한 센싱마진을 갖는 센스앰프의 구성을 제공한다. 상기 센스앰프는, 씨모오스 크로스 커플드 센스앰프에서, 출력단자들 사이에서 래치의 형태로 접속된 인버터들내의 엔모오스 트랜지스터들의 드레인과 소오스간의 전압을 프리차아지 구간과 센스앰프를 초기 구동하는 동안 같은 위상으로 제어되도록 하는 전압 제어 트랜지스터들을 포함하며, 상기 전압 제어 트랜지스터들의 채널은 상기 인버터들내의 엔모오스 트랜지스터들의 드레인과 소오스의 사이에 연결되어 센스앰프 제어신호에 의해 제어된다.

Description

반도체 메모리 장치의 센스앰프회로{SENSE AMPLIFIER IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 장치의 센스앰프회로에 관한 것으로, 특히 메모리셀의 데이터를 감지 및 증폭하는 씨모오스 크로스 결합된 센스앰프(CMOS Cross Coupled Sense Amplifier)회로에 관한 것이다.

반도체 메모리 장치의 집적도(density)가 증가함에 따라 디자인 룰(design rules)이 점점 타이트하여지고, 메모리 장치를 구동하는 동작 전원전압도 점점 낮아지고 있다. 이러한 기술 추세에 따라서 메모리셀의 전압을 감지증폭 하는 센스앰프도 고속동작을 행하면서 저전력 소모를 가지는 형태로 개발이 진행되고 있다. 고속 동작을 하면서 저전력용으로 사용되는 센스앰프의 구성으로서는 클로스 커플형(cross coupled type)이 대표적이다. 상기와 같은 크로스 커플형 센스앰프는 스테이틱 램(SRAM)내의 메모리셀의 전압을 감지하여 증폭하는데 매우 유용하게 사용되고 있다. 이러한 씨모오스 크로스 커플형 센스앰프의 구성은 도 1에 도시한 바와 같다.

도 1은 종래의 기술에 의해 구성된 씨모오스(CMOS) 크로스 커플형 센스앰프의 구성을 도시한다.

도 2는 일반적인 엔형 모오스 트랜지스터의 드레인-소오스간의 전압 Vds 및 게이트-소오스간의 전압 Vgs에 따른 드레인-소오스 전류 Ids의 특성을 도시한 도면이다. 여기서, 실선으로 표시된 그래프는 문턱전압 미스매치가 -ΔV인 트랜지스터의 드레인-소오스간의 전류 Ids을 나타내며, 파선으로 표시된 그래프는 문턱전압 미스매치가 +ΔV인 트랜지스터의 드레인-소오스간의 전류 Ids을 나타낸다.

상기한 도 1과 도 2를 참조하여 종래의 기술에 의해 구성된 씨모오스 크로스 커플드 센스앰프회로의 동작을 간략하게 설명하면 하기와 같다.

도 1을 참조하면, 전원전압 Vdd와 제1내부노드 IN(internal node)1의 사이에 직렬 접속되고 각각의 게이트가 제2출력노드 ON2에 접속되어 구성되며 상기 게이트로 입력되는 반전하여 제1출력노드 ON1로 출력하는 피모오스 트랜지스터 12 및 엔모오스 트랜지스터 14와, 상기 전원전압 Vdd와 제2내부노드 IN2의 사이에 직렬 접속되고 각각의 게이트가 상기 제1출력노드 ON1에 접속되어 상기 게이트로 입력되는 신호를 반전하여 상기 제2출력노드 ON2로 출력하는 피모오스 트랜지스터 16 및 엔모오스 트랜지스터 18과, 상기 제1내부노드 IN1 및 제2내부노드 IN2의 사이에 접속되며 외부로부터 입력되는 제어신호 CS(Control Signal)가 프리차아지(precharge) 레벨일 때 응답하여 상기 두 내부노드 IN1 및 IN2의 전위를 등화하는 제1등화 트랜지스터 20과, 풀다운노드(Pull-down Node) PN과 상기 제1내노드 IN1의 사이에 접속되며 비트라인 BL의 전압을 게이트로 입력하는 제1입력 트랜지스터 22와, 상기 풀다운노드 PN과 상기 제2내부노드 IN2의 사이에 접속되며 비트라인 BLB의 전압을 게이트로 입력하는 제2입력 트랜지스터 24 및 상기 풀다운노드 PN과 그라운드 사이에 접속되며 게이트로 입력되는 제어신호 CS가 구동레벨일 때 응답하여 상기 풀다운노드 PN의 전위를 그라운드 레벨로 풀다운 시키는 구동 트랜지스터 26으로 구성되어 있다. 여기서, BLB는 비트라인 BL의 상보 비트라인을 의미한다.

미설명된 참조번호 28 및 30은 상기 전원전압 Vdd와 상기 제1출력노드 ON1 및 제2출력노드 ON2들 사이에 각각 접속된 프리차아지 트랜지스터들로서, 게이트로 입력되는 제어신호 CS가 프리차아지 레벨일 때 스위칭되어 상기 제1 및 제2출력노드 ON1, ON2의 전압 레벨을 "전원전압 Vdd"의 레벨로 프리차아지 시킨다. 그리고, 참조번호 32는 상기 프리차이지 레벨의 제어신호 CS의 입력에 응답하여 상기 두 출력노드 ON1, ON2의 전위를 등화하는 제2등화 트랜지스터이다. 도 1과 같은 구성중, 제1 및 제2입력 트랜지스터 22, 24들과 구동 트랜지스터 26들은 엔모오스 트랜지스터들이다. 그리고, 제1등화 트랜지스터 20과 제2등화 트랜지스터 32는 피모오스 트랜지스터이며, 프리차아지 트랜지스터 28 및 30은 피모오스 트랜지스터들이다.

상기 도 1과 같이 구성된 CMOS 크로스 커플드 센스앰프회로의 동작을 간략히 설명하면 하기와 같다. 센스앰프를 구동하기 위한 제어신호 CS는 초기 논리 "로우" 상태를 유지하다가 반도체 메모리 장치가 활성화, 예들 들면, 로우 어드레스 스트로브 신호가 활성화되어 메모리셀(도시되지 않음)에 데이터가 입출력될 때 소정 시간 동안 논리 "하이"로 활성화된다. 따라서, 상기 제어신호 CS가 "로우"로서 프리차아지 레벨로 입력되면, 상기 프리차아지 트랜지스터 28, 30 및 제1, 제2등화 트랜지스터 20, 26들이 모두 "턴온"되어진다. 이와 같은 프리차아지 모드에서 제1출력단자 ON1 및 제2출력단자 ON2는 "전원전압 Vdd"의 레벨로 프리차아지 된 후, 제2등화 트랜지스터 32에 의해 같은 레벨로 등화되어 비트라인 BL/BLB의 전위를 감지 증폭할 준비를 하게 된다. 이때, 내부의 제1내부노드 IN1 및 제2내부노드 IN2들의 전위도 제1등화 트랜지스터 20의 "턴온"에 의해 같은 레벨로 등화된다. 상기와 같은 프리차아지 및 등화 동작이 완료된 직후, 비트라인 BL 및 비트라인 BLB는 서로 동일한 전위로 유지되며, 이러한 사실을 이 기술 분야에서 매우 잘 알려져 있다.

메모리셀(도시하지 않음)이 선택되어 그로부터 전위가 전개(develop)되면, 해당 메모리셀에 접속된 비트라인 BL과 비트라인 BLB으로 전달되며, 이는 곧 엔모오스 트랜지스터 22, 24의 게이트로 제공된다. 이때, 상기 제어신호 CS가 논리 "로우"에서 "하이"로 활성화되면 도 1에 도시된 센스앰프가 구동된다. 즉, 프리차아지 트랜지스터들 28, 30과 제1, 제2등화 트랜지스터들 20, 32가 "턴오프"되고, 구동 트랜지스터 26이 "턴온"되어 풀다운노드 PN의 전위를 그라운드 레벨로 풀다운 시킨다. 상기 구동 트랜지스터 26이 "턴온"되면, 도 1에 도시된 센스앰프회로는 메모리셀로부터 전위 전개된 전압차를 증폭하여 제1, 제2출력노드 ON1, ON2로 출력한다.

예를 들어, 비트라인 BL과 비트라인 BLB에 실리는 전압 오프셋이 일정한 전압 이상가지는 상태, 예를 들면, 상기 비트라인 BL과 비트라인 BLB의 전압의 오프셋이 (+)/(-)로 전개되는 경우, 제1 및 제2입력트랜지스터 22 및 24의 동작에 의해 내부 제1내부노드 IN1과 제2내부노드 IN2의 전압이 서로 다른 방향으로 증가하게 된다. 이때, 전원전압 Vdd와 상기 제1내부노드 IN1 및 상기 제2내부노드 IN2의 사이에 래치 형태로 접속된 4개의 트랜지스터 12~16들에 의해 상기 제1내부노드 IN1 및 제2내부노드 IN2의 전압이 증폭되어 제1출력노드 ON1 및 제2출력노드 ON2로는 논리 "로우, 하이" 혹은 "하이, 로우"로 출력된다.

상기 도 1과 같은 종래의 센스앰프회로는, 비트라인 BL 및 비트라인 BLB의 전압 오프셋이 일정한 양 이상으로 되면 정상적으로 동작하지만, 상기 전압 오프셋이 일정한 양 이하로 되면 정상적으로 동작되지 않을 수도 있다. 이와 같이 센스앰프회로를 정상적으로 동작시킬 수 있는 최소한의 비트라인/비트라인 BL/BLB의 전압 오프셋을 센스앰프의 전압마진(Voltage margin)한다. 이러한 최소 오프셋 전압이 낮을수록 센스앰프의 센싱 마진이 양호하다고 하며, 최소 전압 오프셋이 높을수록 센싱 마진이 나쁘다고 한다.

그러나, 상기 도 1과 같은 센스앰프회로는 트랜지스터 상호간에 관계하는 트랜지스터의 개수가 많기 때문에 트랜지스터들의 미스매치(mismatch)[여기서, 트랜지스터들의 미스매치라 함은 트랜지스터의 채널 폭/길이의 미스매치, 캐패시턴스 미스매치, 문턱전압 미스매치 등 제조공정 상의 문제로 트랜지스터의 특성이 달라지는 것을 의미한다]로 인하여 같은 입력 전압 오프셋에서 센스앰프가 동작되지 않은 경우가 발생한다. 즉, 다른 형태의 센스앰프보다 센싱 마진이 나쁘게될 수도 있다. 예를 들면, 제조공정상의 미스매치로 인하여 도 1과 같이 구성된 센스앰프내의 트랜지스터들의 문턱전압 미스매치가 발생한 경우, 비트라인 BL과 상보비트라인 BLB간의 전압마진(Voltage margin)은 평상시 보다 더 높은 전압 이상으로 충분하여야 한다.

따라서, 도 1과 같은 센스앰프회로는 비트라인 BL과 상보비트라인 BLB간의 전압 마진이 충분하지 않은 경우, 트랜지스터들의 미스매치에 의해 오동작하거나 동작되지 않은 경우가 발생하는 문제가 있다.

이를 보다 구체적으로 설명하면, CMOS 크로스 커플드 센스앰프를 구성하는 있는 트랜지스터들의 미스매치에 의한 오동작은 다음과 같이 발생할 수 있다. 예를들어, 비트라인 BL은 V+ΔV, 비트라인 BLB는 V-ΔV의 전압레벨로서 상기 비트라인 BL/BLB의 전압 오프셋을 양의 전압(+)으로 가정한 상태에서 트랜지스터들의 미스매치가 발생하지 않은 상태라면, 도 1과 같이 구성된 센스앰프의 동작은 정상적인 동작으로 제1출력노드 ON1의 레벨을 "0볼트", 제2출력노드 ON2의 레벨은 전원전압 Vdd의 레벨로 증폭되어 출력된다.

그러나, 도 1과 같은 센스앰프를 구성하고 있는 트랜지스터들의 미스매치가 위와 같은 동작을 방해하는 나뿐(worst)방향으로 발생하였다고 가정하면, 도 1에 도시된 센스앰프는 올바른 증폭신호를 발생할 수 없게된다. 즉, 제1출력노드 ON1의 출력은 전원전압 Vdd로 되고, 제2출력노드 ON2는 "0볼트"의 전압레벨로 된다. 트랜지스터의 미스매치를 일으키는 원인은 앞서 언급한 바와 같이 여려가지가 있을 수 있는데, 편의상 제조공정상의 미스매치로 인해서 발생한 각 트랜지스터들의 문턱전압 미스매치가 발생하였다고 한다.

도 1에 도시된 센스앰프의 제1출력노드 ON1의 출력전압의 위상을 "0"으로 만드는 것을 방해하기 위해서는 피모오스 트랜지스터 16, 엔모오스 트랜지스터 14 및 22의 문턱전압의 절대값이 ΔVth 만큼 올라가는 것이고, 제2출력노드 ON2의 출력전압의 위상을 "Vdd"로 만드는 것을 방해하기 위해서는 피모오스 트랜지스터 12, 엔모오스 트랜지스터 18 및 24의 문턱전압의 절대값이 ΔVth만큼 내려가야 하는데, 트랜지스터들의 문턱전압 미스매치를 이와 같이 가정하면 하기와 같다.

제조 공정상의 문제로 트랜지스터들의 문턱전압 미스매치가 발생하면, 도 1에 도시된 센스앰프의 입력전압 차이인 2ΔV만큼의 전압 오프셋이 위와 같은 트랜지스터들의 문턱전압 미스매치로 인하여 발생을 원치 않은 엔모오스 트랜지스터 14 혹은 18의 드레인-소오스간의 전류 Ids에 의해 발생하는 제1내부노드 IN1, 제2내부노드 IN2간의 전압 미스매치와 제1출력노드 ON1, 제2출력노드 ON2의 전압 미스매치를 극복할 정도로 크기 않으면, 원하지 않은 출력전압을 얻게된다. 즉, 제1출력단자 ON1의 출력 전압의 위상은 "Vdd"로 되고, 제2출력단자 ON2의 출력 전압의 위상은 "0"으로 된다. 이를 보다 구체적으로 설명하면 하기와 같다.

동일한 게이트-소오스간 전압 Vgs, 드레인-소오스간 전압 Vds을 갖는 트랜지스터의 경우 문턱 전압 미스매치로 인해서 (+)ΔVth를 갖는 엔모오스 트랜지스터의 Ids 보다 (-)ΔVth를 갖는 엔모오스 트랜지스터의 Ids가 더 크게 된다. 도 2에서 알 수 있듯이 동일한 Vds, Vgs를 가지는 트랜지스터인 경우, (-)ΔVth와 (+)ΔVth로 인한 드레인-소오스간의 전류 Ids는 ΔIds만큼의 차이를 갖는다.

위와 같은 개념을 도 1의 CMOS 클로스 커플드 센스앰프에서 미스매치가 나뿐 방향으로 일어난 경우, 센스앰프의 동작 초기의 트랜지스터 특성에 적용하면 하기와 같다. 첫 번째로, 비트라인 BL의 전압을 게이트로 입력하는 엔모오스 트랜지스터 22의 문턱전압이 비트라인 BLB의 전압을 게이트로 입력하는 엔모오스 트랜지스터 24의 문턱전압 보다 크기 때문에 상기 엔모오스 트랜지스터 24의 Ids가 엔모오스 트랜지스터 22의 Ids보다 크다. 두 번째로, COMS 래치내의 엔모오스 트랜지스터 14의 문턱전압이 또다른 엔모오스 트랜지스터 18의 문턱전압 보다 크기 때문에 상기 엔모오스 트랜지스터 18의 Ids가 상기 엔모오스 트랜지스터 14의 Ids보다 크다. 끝으로, 세 번째로, CMOS 래치내의 피모오스 트랜지스터 12 및 16의 드레인-소오스간의 전압 Vds와 게이트-소오스간의 전압 Vgs는 거의 "0볼트"이므로, 상기 두 개의 피모오스 트랜지스터 12 및 16의 Ids는 거의 차이가 발생하지 않는다.

상기한 바와 같이, 도 1과 같은 센스앰프를 구성하고 있는 트랜지스터들의 문턱전압의 미스매치로 인하여 각 트랜지스터들의 Ids는 원하지 않은 방향으로 흐르게된다. 이와 같은 트랜지스터들의 문턱전압 미스매치에 의한 센스앰프의 오동작을 극복하기 위해서는 최소 전압 오프셋(minimum voltage offset)이 미스매치가 일어나지 않은 경우보다 커야 한다. 이와 같이 트랜지스터들의 미스매치가 발생된 것들을 이용하여 센스앰프회로를 설계하게 되면, 회로 설계에 여려가지 제약조건이 따르게된다.

따라서, 본 발명의 목적은 트랜지스터들의 미스매치가 발생하더라도 전위 전개된 신호의 레벨을 효율적으로 감지 증폭하는 센스앰프회로를 제공함에 있다.

본 발명의 다른 목적은 센싱마진이 매우 우수한 씨모오스 크로스 커플드 센스앰프회로의 구성을 제공함에 있다.

본 발명의 다른 목적은 제조공정상의 조건에 따라 칩내의 트랜지스터들의 미스매치가 발생하더라도 우수한 센싱마진을 가지고 비트라인의 전위를 감지하여 증폭하는 크로스 커플드 센스앰프회로의 구성을 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은, 각각의 드레인이 제1출력노드에 접속되고 각각의 소오스가 전원전압 및 제1노드에 접속되어 게이트가 제2출력노드에공통으로 접속된 피모오스 트랜지스터 및 엔모오스 트랜지스터로 구성된 제1인버터와, 각각의 드레인이 상기 제2출력노드에 접속되고 각각의 소오스가 전원전압 및 제2노드에 접속되어 게이트가 상기 제1출력노드에 공통으로 접속된 피모오스 트랜지스터 및 엔모오스 트랜지스터로 구성된 제2인버터와, 상기 제1노드와 풀다운 노드 사이 및 상기 제2노드와 풀다운 노드들 사이에 채널이 각각 접속되며 각각의 게이트에 접속된 비트라인 및 상보(complement) 비트라인의 전위에 따라 상기 제1노드 및 제2노드를 상기 풀다운 노드의 전위로 수렴시키는 제1 및 제2입력 트랜지스터와, 소정 레벨의 제어신호의 활성화에 응답하여 상기 풀다운 노드를 그라운드 전위로 풀다운시키는 구동 트랜지스터와, 상기 제1인버터 및 제2인버터내 엔모오스 트랜지스터의 드레인과 소오스 사이에 각각 접속되며 상기 제어신호의 비활성화에 응답하여 상기 제1출력노드와 제1노드간 및 상기 제2출력노드와 제2노드간의 전압차를 제거하는 등화제어 트랜지스터(equalization control transistor)들을 포함하여 구성된 센스앰프회로임을 특징으로 한다.

본 발명에 따른 상기 센스앰프회로는 상기 제어신호의 비활성화에 응답하여 상기 제1노드와 제2노드의 전위(potential)가 같아지도록 등화하는 등화 트랜지스터가 상기 제1노드와 제2노드 사이에 더 구비되는 것이 바람직하다.

상기 센스앰프회로는 상기 제어신호의 비활성화에 응답하여 상기 제1출력노드 및 제2출력노드의 전위를 상기 전원전압의 레벨로 프리차아지 하는 프리차아지 트랜지스터들이 구비되는 것이 바람직하다.

또한, 상기 센스앰프회로는 상기 제1출력노드와 제2출력노드 사이에 접속되어 상기 제어신호의 비활성화에 응답하여 상기 제1출력노드 및 제2출력노드의 전위를 동일 레벨로 등화하는 제2등화 트랜지스터를 포함한다.

도 1은 종래의 기술에 의한 CMOS 크로스 커플드 센스앰프회로의 구성을 도시한 도면.

도 2는 일반적인 엔형 모오스 트랜지스터의 드레인-소오스간의 전압 Vds 및 게이트-소오스간의 전압 Vgs에 따른 드레인-소오스간의 전류 Ids의 특성을 도시한 도면.

도 3은 본 발명의 바람직한 실시예에 따라 구성된 CMOS 크로스 커플드 센스앰프회로의 구성을 도시한 도면.

〈도면의 주요부분에 대한 부호설명〉

12, 16: 피모오스 트랜지스터, 14, 18: 엔모오스 트랜지스터

20, 32: 제1, 제2등화 트랜지스터, 22, 24: 제1, 제2입력 트랜지스터,

28, 30; 프리차아지 트랜지스터, 34, 36: 제3, 제4등화 트랜지스터.

이하 본 발명의 바람직한 실시예에 따른 센스앰프회로의 구성 및 그 동작을 첨부한 도면을 참조하여 상세하게 설명한다. 하기의 도 3에 도시된 구성요소들에 참조부호를 부여함에 있어서 전술한 도 1에 도시된 구성 및 그 동작이 동일한 것들에는 가능한 동일한 참조부호를 가지도록 하였다. 또한, 본 발명을 설명함에 있어서, 이 분야의 통상의 지식을 가진 자들에게 있어서 너무나 자명한 구성요소들에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략될 것이다.

도 3은 본 발명의 바람직한 실시예에 따른 CMOS 크로스 커플드 센스앰프회로의 구성이다. 도 3을 참조하면, 전술한 도 1에 도시된 구성 요소들중, 제1출력노드 ON1과 제1내부노드 IN1의 사이 및 제2출력노드 ON2와 제2내부노드 IN2의 사이에 각각의 채널이 접속되어 있으며 각각의 게이트로 입력되는 제어신호 CS(control signal)가 프리차아지 모드일 때 구동되어 상기 제1출력노드 ON1과 제1내부노드 IN1간의 전압차 및 제2출력노드 ON2와 제2내부노드 IN2간의 전압차를 등화시켜 제거하는 제1 및 제2등화 제어 트랜지스터들 34 및 36이 더 부가되어 구성되어 있다. 즉, 상기 제1 및 제2출력노드 ON1, ON2 사이에서 래치를 구성하는 엔모오스 트랜지스터 14 및 18의 드레인과 소오스 사이에 상기 제1 및 제2등화 제어 트랜지스터들34 및 36의 소오스와 드레인이 각각 더 접속되어 구성된다.

본 발명에 따른 상기 등화 제어 트랜지스터들 34 및 36은 프리차아지 트랜지스터와 같은 타입(type)의 트랜지스터를 사용하는 것이 바람직하다. 예를 들면, 프리차아지 모드시에 턴온되도록 하는 피모오스 트랜지스터를 사용하는 것이다.

이하 본 발명의 바람직한 실시예에 따라 도 3과 같이 구성된 CMOS 크로스 커플드 센스앰프회로의 동작을 상세하게 설명하기에 앞서 도 1과 같은 센스앰프회로를 구성하는 트랜지스터들의 문턱전압 미스매치가 있다고 가정한다.

지금, 도 3과 같이 구성된 씨모오스 크로스 커플드 센스앰프회로에 입력되는 제어신호 CS가 논리 "로우"로서 프리차아지 레벨인 경우 이를 각각의 게이트로 입력하는 프리차아지 트랜지스터 28, 30과 제1, 2등화 트랜지스터 20, 32 및 등화 제어 트랜지스터 34, 36들이 모두 "턴온"되어진다. 또한, 상기 제어신호 CS를 입력하는 구동 트랜지스터 26은 "턴오프"되어 센스앰프를 디스에이블 시킨다. 따라서, 상기 제어신호 CS가 프리차아지 레벨로 입력되는 경우 상기 엔모오스 트랜지스터 26의 "턴오프"에 의해 전류패스가 차단되고, 제1등화 트랜지스터 20의 "턴온"에 의해 상기 엔모오스 트랜지스터 14 및 18의 소오스들은 동일한 레벨을 가지게된다.

상기와 같은 동작에 의해 "턴온된" 상기 등화 제어 트랜지스터 32 및 34들에 의해서 제1출력노드 ON1과 제1내부노드 IN1, 제2출력노드 ON2와 제2내부노드 IN2들은 같은 위상으로 유지된다. 예를 들면, 전압의 위상은 "하이" 레벨로 유지된다. 상기 제어신호 CS가 "로우"에서 "하이"로 변화(transition)하는 동안에 상기 제1, 제2 등화 제어 트랜지스터 34 및 36의 게이트로 입력되는 전압에 의해 게이트-소오스간의 전압 Vgs 절대값이 해당 트랜지스터의 문턱전압 절대값 이하인 경우에도 상기 노드들의 전압 위상은 동일하게 유지된다.

즉, 상기 제1 등화 제어 트랜지스터 34는 "로우" 레벨의 제어신호 CS의 입력에 응답하여 엔모오스 트랜지스터 14의 드레인 및 소오스인 제1출력단자 ON1 및 제1내부노드 IN1간의 전압차이(Vds)와, 상기 엔모오스 트랜지스터 14의 게이트와 소오스간인 제2출력노드 ON2와 제1내부노드 IN1간의 전압차이(Vgs)를 없애거나 크게 감소시킨다. 또한, 등화 제어 트랜지스터 36은 "로우" 레벨의 제어신호 CS의 입력에 응답하여 제2인버터 40내의 엔모오스 트랜지스터 18의 드레인 및 소오스인 제2출력단자 ON2 및 제2내부노드 IN2간의 전압차이(Vds)와, 상기 엔모오스 트랜지스터 18의 게이트와 소오스간인 제1출력노드 ON1과 제2내부노드 IN2간의 전압차이(Vgs)를 없애거나 크게 감소시킨다. 따라서, 프리차이지 시에 "턴온"되는 상기 제1 및 제2 등화 제어 트랜지스터들 34, 36들의 동작에 의해 엔모오스 트랜지스터들 14, 18 각각의 Vds 및 Vgs의 값을 매우 작게하거나 없애므로써 Vth 미스매치(mismatch)로 인해 발생하는 각 엔모오스 트랜지스터 14, 18의 드레인-소오스간의 전류 Ids D의 차이 ΔI를 줄일 수 있다.

전술한 도 2에 도시된 엔모오스 트랜지스터의 직류(DC) 특성을 살피면, 드레인-소오스간의 전압 Vds와 게이트-소오스간의 전압 Vgs가 작을수록 드레인으로부터 소오스측으로 흐르는 드레인 전류 Ids의 영역이 매우 작아지는 것을 알 수 있다. 상기와 같은 동작에 의해 엔모오스 트랜지스터 14와 18의 드레인 전류 Ids의 영역이 작아지면, 제조 공정상의 문제에 의한 문턱전압의 미스매치로 인하여 발생하는 엔모오스 트랜지스터 14 및 18들의 드레인 전류 Ids의 차이인 ΔIds(여기서 ΔIds는 트랜지스터의 드레인-소오스간의 전압 Vds, 게이트-소오스간의 전압 Vgs에서 인접하는 두 개의 트랜지스터의 문턱전압 미스매치로 인해 발생하는 Ids양의 차이임)도 매우 작아지게 된다.

엔모오스 트랜지스터 14, 18의 드레인-소오스간의 전압 Vds와 게이트-소오스간의 전압 Vgs가 같이 도 2와 같이 감소함에 따라 드레인 전류 Ids의 영역이 매우 작아지면서, 문턱전압 미스매치에 의해 발생하는 ΔIds는 ΔIds1로부터 ΔIds6으로 점점 작아지는 것을 알 수 있다. 상기와 같이 상기 제1 및 제2등화 제어 트랜지스터 34 및 36의 "턴온"에 의해 엔모오스 트랜지스터 14 및 18의 문턱전압 미스매치로 인하여 발생할 수 있는 드레인-소오스간의 전류 Ids의 오프셋을 줄여서 제1내부노드 IN1 및 제2내부노드 IN2의 전압 오프셋을 줄이게 된다.

상기 제1내부노드 IN1 및 제2내부노드 IN2간의 전압 오프셋이 줄여든 상태에서, 센스 앰프 회로를 구동하기 위한 제어신호 CS가 "로우"에서 "하이"로 변화되면(toggling), 프리차아지 트랜지스터들 28, 30과 등화 트랜지스터들 20, 32 및 제1, 제2등화 제어트랜지스터들 34, 36이 모두 "턴오프"된다. 이때, 제1등화 제어 트랜지스터 34 및 36의 게이트-소오스 및 게이트-드레인간의 캐패시턴스에 의해서 제1 및 제2등화 제어 트랜지스터들 34, 36의 소오스 및 드레인 단자의 전압이 상승하게된다. 이때, 제1출력노드 ON1과 제1내부노드 IN1에 제1등화 제어 트랜지스터 34의 소오스와 드레인이 각각 접속되어 있고, 제2출력노드 ON2와 제2내부노드 IN2가 제2등화 제어 트랜지스터 36의 소오스와 드레인에 각각 연결되어 있기 때문에 엔모오스 트랜지스터 14 및 18의 드레인-소오스 전압들도 같은 전압 레벨로 증가되므로써 이에 대한 영향은 거의 받지 않는다.

상기한 바와 같이, 제1 및 제2등화 제어 트랜지스터 34, 36의 제어에 의해 제1 및 제2내부노드 IN1, IN2의 전압 오프셋을 감소시키면, 센스 앰프 회로에서 입력 전압 오프셋이 극복하여야 하는 미스매치로 인한 전압 오프셋도 줄어들게 된다. 따라서, 도 3과 같은 센스 앰프 회로는 작은 입력 전압 오프셋에서도 정상적으로 동작을 하게 되어 양호한 센싱 마진을 기대할 수 있다.

상술한 바와 같이 본 발명은 씨모오스 크로스 커플드 센스 앰프 회로에서, 래치를 구성하는 엔모오스 트랜지스터의 드레인과 소오스의 전압을 프리차아지 구간과 센스앰프가 초기 동작하는 구간에서 같은 전압 위상으로 홀드시키므로써 트랜지스터의 제조공정상의 미스매치가 발생하더라고 센스앰프의 센싱 마진을 보장할 수 있는 이점이 있다.

Claims

반도체 메모리 장치의 센스앰프회로에 있어서,

감지 증폭된 신호가 출력되는 제1 및 제2출력노드와,

상기 제1 및 제2출력노드 사이에 제1 및 제2인버터가 크로스 접속된 래치와,

각각의 드레인이 상기 제1 및 제2인버터내의 엔모오스 트랜지스터의 드레인에 각각 접속되며, 게이트로 비트라인 및 상보 비트라인의 신호를 각각 입력하는 제1 및 제2입력 트랜지스터와,

상기 제1 및 제2입력 트랜지스터들의 일측노드와 접지사이에 접속되며 제어신호의 활성화에 입력되어 상기 일측노드의 전위를 접지레벨로 풀다운시키는 구동 트랜지스터와,

상기 제1 및 제2인버터내의 엔모오스 트랜지스터의 드레인 및 소오스 사이에 각각 접속되며, 상기 제어신호가 프리차이지 레벨에서 활성화 레벨로 천이되는 초기 구간동안 응답하여 상기 제1 및 제2인버터내의 엔모오스 트랜지스터들의 드레인 및 소오스의 전압을 동일 레벨로 유지하는 전압 제어 트랜지스터들을 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프회로.
반도체 메모리 장치의 센스앰프회로에 있어서,

각각의 드레인이 제1출력노드에 접속되고 각각의 소오스가 전원전압 및 제1노드에 접속되어 게이트가 제2출력노드에 공통으로 접속된 피모오스 트랜지스터 및 엔모오스 트랜지스터로 구성된 제1인버터와,

각각의 드레인이 상기 제2출력노드에 접속되고 각각의 소오스가 전원전압 및 제2노드에 접속되어 게이트가 상기 제1출력노드에 공통으로 접속된 피모오스 트랜지스터 및 엔모오스 트랜지스터로 구성된 제2인버터와,

상기 제1노드와 풀다운 노드 사이 및 상기 제2노드와 풀다운 노드들 사이에 채널이 각각 접속되며 각각의 게이트에 접속된 비트라인 및 상보 비트라인의 전위에 따라 상기 제1노드 및 제2노드를 상기 풀다운 노드의 전위로 수렴시키는 제1 및 제2입력 트랜지스터와,

소정 레벨의 제어신호의 활성화에 응답하여 상기 풀다운 노드를 그라운드 전위로 풀다운시키는 구동 트랜지스터와,

상기 제1인버터 및 제2인버터내 엔모오스 트랜지스터의 드레인과 소오스 사이에 각각 접속되며 상기 제어신호의 비활성화에 응답하여 상기 제1출력노드와 제1노드간 및 상기 제2출력노드와 제2노드간의 전압차를 제거하는 미스매치 제어 트랜지스터들을 포함함을 특징으로 하는 반도체 메모리 장치의 센스앰프회로.
제2항에 있어서, 상기 센스앰프회로는 상기 제어신호가 프리차아지 레벨일 때 응답하여 상기 제1노드와 제2노드의 전위가 같아지도록 등화하는 제1등화 트랜지스터가 상기 제1노드와 제2노드 사이에 더 구비됨을 특징으로 하는 반도체 메모리 장치의 센스앰프회로.
제2항에 있어서, 상기 센스앰프회로는 상기 제어신호가 프리차아지 레벨일 때 응답하여 상기 제1출력노드 및 제2출력노드의 전위를 상기 전원전압의 레벨로 프리차아지 하는 프리차아지 트랜지스터들을 더 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프회로.
제4항에 있어서, 상기 센스앰프회로는 상기 제1출력노드와 제2출력노드 사이에 접속되어 상기 제어신호가 프리차이지 레벨일 때 응답하여 상기 제1출력노드 및 제2출력노드의 전위를 동일 레벨로 등화하는 제2등화 트랜지스터를 더 구비함을 특징으로 하는 반도체 메모리 장치의 센스앰프회로.
제3항 또는 제5항에 있어서, 상기 제1 및 제2트랜지스터는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 센스앰프회로.
제2항 내지 제5항들중 어느 하나의 항에 있어서, 상기 미스매치 제어 트랜지스터들은 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 센스앰프회로.