KR100390912B1 - Method for forming contact hole of semiconductor device - Google Patents
Method for forming contact hole of semiconductor device Download PDFInfo
- Publication number
- KR100390912B1 KR100390912B1 KR10-2001-0036993A KR20010036993A KR100390912B1 KR 100390912 B1 KR100390912 B1 KR 100390912B1 KR 20010036993 A KR20010036993 A KR 20010036993A KR 100390912 B1 KR100390912 B1 KR 100390912B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- contact hole
- inorganic
- etching
- inorganic film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H10W20/089—
-
- H10W20/076—
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 식각 베리어의 변경과 스페이서 형성을 통해서 미세 크기의 콘택홀을 형성하는 방법을 개시하며, 개시된 본 발명의 콘택홀 형성방법은, 상부에 소정의 하지층이 구비된 실리콘 기판 상에 층간절연막과 제1무기질막 및 감광막을 차례로 형성하는 단계; 상기 감광막을 노광 및 현상하여 콘택홀 형성 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 제1무기질막을 식각하여 제1무기질막 패턴을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 제1무기질막 패턴을 포함한 상기 층간절연막 상에 제2무기질막을 형성하는 단계; 상기 제2무기질막을 식각하여 상기 제1무기질막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 양측벽에 스페이서를 갖는 제1무기질막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 층간절연막을 식각하여 미세 크기의 콘택홀을 형성하는 단계를 포함한다. 여기서, 본 발명의 방법은 상기 제1무기질막 및 제2무기질막의 재질로서 실리콘 질화막(SiN), 또는, 실리콘 질산화막(SiON)을 이용하며, 또한, 상기 콘택홀의 크기를 상기 제2무기질막의 증착 두께로 조절하며, 게다가, 상기 콘택홀은 그의 탑(top) 부분이 상대적으로 넓은 크기를 갖도록 형성한다.The present invention discloses a method of forming a contact hole having a fine size by changing an etching barrier and forming a spacer, and the method of forming a contact hole according to the present invention includes an interlayer insulating film on a silicon substrate having a predetermined underlayer on top. Sequentially forming a first inorganic film and a photosensitive film; Exposing and developing the photoresist to form a photoresist pattern defining a contact hole formation region; Etching the first inorganic layer by an etching process using the photoresist pattern as an etching barrier to form a first inorganic layer pattern; Removing the photoresist pattern; Forming a second inorganic film on the interlayer insulating film including the first inorganic film pattern; Etching the second inorganic film to form spacers on both sidewalls of the first inorganic film pattern; And etching the interlayer insulating layer by using the first inorganic layer pattern having spacers on both sidewalls as an etching barrier to form contact holes having a fine size. Here, the method of the present invention uses a silicon nitride film (SiN), or a silicon nitride oxide film (SiON) as the material of the first inorganic film and the second inorganic film, and the size of the contact hole is deposited on the second inorganic film In addition, the contact hole is formed such that its top portion has a relatively large size.
Description
본 발명은 반도체 소자의 콘택홀 형성방법에 관한 것으로, 보다 상세하게는, 식각 베리어의 변경과 스페이서 형성을 통해서 미세 크기의 콘택홀을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a contact hole in a semiconductor device, and more particularly, to a method of forming a contact hole having a fine size by changing an etching barrier and forming a spacer.
최근, 반도체 제조 기술의 진보와 더불어 반도체 소자의 고집적화가 급속하게 진행되고 있는 바, 기판 상에 형성되는 패턴에 대한 미세화 및 고정밀화의 필요성이 점점 높아지고 있다.In recent years, with the progress of semiconductor manufacturing technology, high integration of semiconductor devices has been rapidly progressed, and the necessity of miniaturization and high precision of patterns formed on substrates is increasing.
이에 수반해서, 하부 도전 패턴과 상부 도전 패턴간의 전기적 연결 통로인 콘택홀의 크기도 미세화가 요구되고 있으며, 따라서, 콘택홀의 크기를 줄이기 위한 많은 기술들이 연구 개발되고 있다.Accordingly, the size of the contact hole, which is an electrical connection path between the lower conductive pattern and the upper conductive pattern, is also required to be miniaturized, and therefore, many techniques for reducing the size of the contact hole have been researched and developed.
여기서, 상기 콘택홀을 형성하기 위해, 통상의 반도체 제조 공정에서는 감광막을 식각 베리어로 이용하여 하층 박막을 식각하는 리소그라피(lithography) 공정을 적용하고 있다.In this case, in order to form the contact hole, a lithography process of etching a lower layer thin film using a photosensitive film as an etching barrier is applied in a conventional semiconductor manufacturing process.
즉, 종래에는 식각 대상층 상에 감광막 도포, 노광 및 현상을 통해 콘택홀 형성 영역을 정의하는 감광막 패턴을 형성한 상태에서, 상기 감광막 패턴을 식각 베리어로하여 상기 식각 대상층을 식각하여, 콘택홀을 형성한다.That is, in the prior art, the photoresist pattern is formed on the etching target layer through application, exposure and development of the photoresist layer, and the etching target layer is etched using the photoresist pattern as an etching barrier to form a contact hole. do.
그런데, 상기와 같은 방법으로는 미세 크기의 콘택홀을 형성하는데 어려움이 있다. 즉, 식각 베리어로 사용하는 감광막 패턴은 감광막의 도포, 노광 및 현상을 통해 형성되고, 이때, 기존의 노광 장비로 구현할 수 있는 패턴의 임계 치수가 한정되어져 있으므로, 그 임계 치수 이하의 크기을 갖는 미세 콘택홀은, 단지, 전술한 방법만으로는 형성하기 어렵다.However, there is a difficulty in forming a contact hole having a fine size by the above method. That is, the photoresist pattern used as an etching barrier is formed through the application, exposure and development of the photoresist. At this time, since the critical dimension of the pattern that can be implemented by the existing exposure equipment is limited, the micro contact having a size smaller than or equal to the critical dimension The hole is difficult to be formed only by the above-described method.
따라서, 종래에는 감광막의 노광시에 위상반전마스크(Phase Shift Mask)를 적용하여 해상도가 증가되도록 하거나, 감광막의 물질 변경을 통해 해상도가 향상되도록 하거나, 또는, 감광막의 두께를 낮추는 방식을 적용하여 미세 콘택홀의 형성이 가능하도록 하고 있다.Therefore, in the related art, when the photoresist film is exposed, a phase shift mask is applied to increase the resolution, the resolution is improved by changing the material of the photoresist film, or a method of lowering the thickness of the photoresist film is applied. It is possible to form contact holes.
그러나, 전술한 방법들을 적용하더라도 종래의 방법으로는 미세 크기의 콘택홀을 형성하는데 어려움이 있다.However, even if the above-described methods are applied, it is difficult to form contact holes having a fine size in the conventional method.
즉, 위상반전마스크를 적용하는 방법에서는 소자의 고집적화에 따른 콘택홀의 듀티 비율(duty ratio)을 유지하기가 어렵기 때문에 원치않는 부분이 노광되는 사이드로브(sidelobe)에 취약하게 되며, 이로 인해, 미세 콘택홀의 형성시에 공정 마진을 확보하기가 어렵다.That is, in the method of applying the phase inversion mask, it is difficult to maintain the duty ratio of the contact hole due to the high integration of the device, so that the unwanted portion is vulnerable to the sidelobe to which the unwanted portion is exposed. It is difficult to secure process margins when forming contact holes.
감광막의 물질 변경을 적용하는 방법은 변경된 감광막을 적용 테스트에 많은 시간 및 노력이 소요될 뿐만 아니라, 생산에 적용하기가 어렵다.The method of applying the material change of the photoresist film not only takes a lot of time and effort to test the application of the modified photoresist film, but also is difficult to apply to production.
그리고, 감광막의 두께를 낮추는 방법은 해상도 측면에서는 좋지만, 후속의 식각 공정에서 식각 베리어로서의 기능에 한계를 나타내게 된다.In addition, the method of lowering the thickness of the photoresist film is good in terms of resolution, but shows a limitation in function as an etching barrier in a subsequent etching process.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 식각 베리어의 변경과 스페이서 형성을 통해서 미세 크기의 콘택홀이 형성될 수 있도록 하는 반도체 소자의 콘택홀 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a contact hole in a semiconductor device in which a contact hole having a fine size can be formed by changing an etching barrier and forming a spacer. have.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 미세 콘택홀 형성방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views for each process for describing a method for forming a fine contact hole according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 실리콘 기판 2 : 층간절연막1 silicon substrate 2 interlayer insulating film
3 : 제1무기질막 3a : 제1무기질막 패턴3: first inorganic film 3a: first inorganic film pattern
4 : 감광막 4a : 감광막 패턴4: photosensitive film 4a: photosensitive film pattern
5 : 스페이서 10 : 노광 마스크5 spacer 10 exposure mask
20 : 미세 콘택홀20: fine contact hole
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 형성방법은, 상부에 소정의 하지층이 구비된 실리콘 기판 상에 층간절연막과 제1무기질막 및 감광막을 차례로 형성하는 단계; 상기 감광막을 노광 및 현상하여 콘택홀 형성 영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 제1무기질막을 식각하여 제1무기질막 패턴을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 상기 제1무기질막 패턴을 포함한 상기 층간절연막 상에 제2무기질막을 형성하는 단계; 상기 제2무기질막을 식각하여 상기 제1무기질막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 양측벽에 스페이서를 갖는 제1무기질막 패턴을 식각 베리어로 이용하는 식각 공정으로 상기 층간절연막을 식각하여 미세 크기의 콘택홀을 형성하는 단계를 포함한다.In order to achieve the above object, a method of forming a contact hole in a semiconductor device according to the present invention includes: sequentially forming an interlayer insulating film, a first inorganic film, and a photoresist film on a silicon substrate having a predetermined underlayer thereon; Exposing and developing the photoresist to form a photoresist pattern defining a contact hole formation region; Etching the first inorganic layer by an etching process using the photoresist pattern as an etching barrier to form a first inorganic layer pattern; Removing the photoresist pattern; Forming a second inorganic film on the interlayer insulating film including the first inorganic film pattern; Etching the second inorganic film to form spacers on both sidewalls of the first inorganic film pattern; And etching the interlayer insulating layer by using the first inorganic layer pattern having spacers on both sidewalls as an etching barrier to form contact holes having a fine size.
여기서, 본 발명의 방법은 상기 제1무기질막 및 제2무기질막의 재질로서 실리콘 질화막(SiN), 또는, 실리콘 질산화막(SiON)을 이용한다.Here, the method of the present invention uses a silicon nitride film (SiN) or a silicon nitride oxide film (SiON) as the material of the first inorganic film and the second inorganic film.
또한, 본 발명의 방법은 상기 콘택홀의 크기를 상기 제2무기질막의 증착 두께로 조절하며, 상기 콘택홀은 그의 탑(top) 부분이 상대적으로 넓은 크기를 갖도록 형성한다.In addition, the method of the present invention adjusts the size of the contact hole to the deposition thickness of the second inorganic film, the contact hole is formed so that the top portion thereof has a relatively large size.
본 발명에 따르면, 식각 베리어를 기존의 감광막이 아닌 무기질막으로 변경하고, 아울러, 패터닝된 무기질막의 측벽에 스페이서를 형성함으로써, 보다 미세한 크기의 콘택홀을 용이하게 형성할 수 있다.According to the present invention, by changing the etching barrier to an inorganic film instead of the conventional photoresist film, and by forming a spacer on the sidewall of the patterned inorganic film, it is possible to easily form a contact hole of a finer size.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.1A to 1G are cross-sectional views illustrating processes for forming a contact hole in a semiconductor device according to an exemplary embodiment of the present invention.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 소정의 하지층(도시안됨)을 형성한 상태에서, 상기 하지층을 덮도록 상기 실리콘 기판(1)의 전면 상에실리콘 산화막으로 이루어진 층간절연막(2)을 형성하고, 그 표면을 평탄화시킨다. 그런다음, 상기 층간절연막(2) 상에 제1무기질막(3)을 소정 두께로 증착하고, 이 제1무기질막(3) 상에 감광막(4)을 도포한다. 이어서, 노광 마스크(10)을 이용하여 상기 감광막(4)에 대한 노광을 행한다.First, as shown in FIG. 1A, in a state where a predetermined base layer (not shown) is formed on the silicon substrate 1, a silicon oxide film is formed on the entire surface of the silicon substrate 1 to cover the base layer. The interlayer insulating film 2 thus formed is formed, and the surface thereof is planarized. Then, the first inorganic film 3 is deposited to a predetermined thickness on the interlayer insulating film 2, and the photosensitive film 4 is coated on the first inorganic film 3. Subsequently, the photosensitive film 4 is exposed to light using the exposure mask 10.
여기서, 상기 제1무기질막(3)은 후속에서 식각 베리어(etch barrier)로 이용하기 위한 것으로, 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)으로 형성함이 바람직하다.In this case, the first inorganic film 3 is to be used as an etch barrier later, and is preferably formed of a silicon nitride film (SiN) or a silicon nitride oxide film (SiON).
다음으로, 노광된 감광막에 대한 현상 공정을 행하여, 도 1b에 도시된 바와 같이, 제1무기질막(3) 상에 감광막 패턴(4a)을 형성하고, 이어서, 상기 감광막 패턴(4a)을 식각 베리어로 이용하여 노출된 제1무기질막 부분들을 식각하고, 이를 통해, 제1무기질막 패턴(3a)을 형성한다.Next, a development process is performed on the exposed photoresist film to form a photoresist pattern 4a on the first inorganic film 3 as shown in FIG. 1B, and then the photoresist pattern 4a is etched. The first inorganic layer portions are exposed by etching to form a first inorganic layer pattern 3a.
그 다음, 식각 베리어로 이용된 감광막 패턴을 제거한 상태에서, 상기 제1무기질막 패턴(3a)을 포함한 층간절연막(2) 상에 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON)으로 이루어진 제2무기질막을 증착하고, 이어서, 상기 제2무기질막을 블랭킷(blanket) 식각하여, 도 1c에 도시된 바와 같이, 상기 제1무기질막 패턴(3a)의 양측벽에 스페이서(5)를 형성한다. 이때, 상기 제2무기질막의 증착 두께는 최종적으로 얻고자 하는 콘택홀의 크기를 고려하여 조절한다.Next, in a state in which the photoresist pattern used as the etching barrier is removed, a second inorganic material made of silicon nitride (SiN) or silicon nitride oxide (SiON) on the interlayer insulating film 2 including the first inorganic film pattern 3a. A film is deposited and then the second inorganic film is blanket etched to form spacers 5 on both sidewalls of the first inorganic film pattern 3a, as shown in FIG. 1C. At this time, the deposition thickness of the second inorganic film is adjusted in consideration of the size of the contact hole to be finally obtained.
계속해서, 도 1d에 도시된 바와 같이, 상기 스페이서(5)를 포함한 제1무기질 패턴(3a)을 식각 베리어로 이용하여 노출된 층간절연막 부분을 식각하고, 이를 통해, 상기 층간절연막(2)에 기판(1)의 소정 부분을 노출시키는 미세 콘택홀(20)을형성한다. 이때, 상기 미세 콘택홀(20)의 형성시에는 그 탑(top) 부분의 폭을 상대적으로 넓게 함으로써, 후속에서의 도전막 매립시에 스텝 커버리지(step coverage) 특성이 양호하게 되도록 함이 바람직하다.Subsequently, as shown in FIG. 1D, the exposed portion of the interlayer insulating layer is etched using the first inorganic pattern 3a including the spacer 5 as an etching barrier, and thereby, the interlayer insulating layer 2 is etched. The micro contact hole 20 exposing a predetermined portion of the substrate 1 is formed. In this case, when the fine contact hole 20 is formed, the width of the top portion thereof is relatively wide, so that the step coverage characteristic may be improved at the time of subsequent embedding of the conductive film. .
이후, 도 1e에 도시된 바와 같이, 식각 베리어로 이용된 스페이서를 포함한 제1무기질 패턴을 제거하고, 공지의 후속 공정을 진행한다.Thereafter, as shown in FIG. 1E, the first inorganic pattern including the spacer used as the etching barrier is removed, and a known subsequent process is performed.
상기와 같은 본 발명의 미세 콘택홀 형성방법에 있어서, 도 1b에 도시된 바와 같이, 감광막에 의해 구현되는 콘택홀의 크기는 "a" 이지만, 도 1e에 도시된 바와 같이, 최종적으로 얻게 되는 콘택홀의 크기는 상기 "a" 보다는 상대적으로 작은 "b" 정도가 된다.In the method of forming a fine contact hole of the present invention as described above, as shown in FIG. 1B, the size of the contact hole formed by the photosensitive film is “a”, but as shown in FIG. 1E, the contact hole finally obtained is shown. The size becomes about "b" which is relatively smaller than "a".
따라서, 본 발명의 방법을 적용하게 되면, 기존의 감광막 및 노광 장비로 구현할 수 있는 임계 치수 이하의 크기를 갖는 미세 콘택홀을 매우 용이하고, 그리고, 재현성있게 형성할 수 있게 된다.Therefore, by applying the method of the present invention, it is possible to easily and reproducibly form a fine contact hole having a size below a critical dimension that can be realized with existing photoresist and exposure equipment.
또한, 미세 콘택홀의 형성을 위해 위상반전마스크를 이용하거나, 감광막의 물질 변경 및 감광막의 두께 감소를 적용하지 않고도, 미세 콘택홀을 형성할 수 있으므로, 상기한 방식들의 적용에 기인하는 또 다른 문제들의 발생을 근본적으로 해결할 수 있다.In addition, since the fine contact hole can be formed without using a phase inversion mask for forming the fine contact hole or applying a material change of the photoresist film and a reduction in the thickness of the photoresist film, there are other problems due to the application of the above methods. It can fundamentally solve the occurrence.
특히, 본 발명의 방법은 제2무기질막의 증착 두께를 조절함으로써, 소망하는 크기의 콘택홀을 형성할 수 있으며, 아울러, 제1무기질막 및 제2무기질막의 각 증착 두께를 식각해야할 층간절연막의 두께에 따라 최적화시킴으로써, 식각 베리어로서의 기능 한계가 야기되는 것도 방지할 수 있다.In particular, the method of the present invention can form a contact hole of a desired size by adjusting the deposition thickness of the second inorganic film, and the thickness of the interlayer insulating film to which the respective deposition thicknesses of the first inorganic film and the second inorganic film should be etched. By optimizing according to this, it is possible to prevent the occurrence of a functional limit as an etching barrier.
이상에서와 같이, 본 발명의 방법은 미세 콘택홀을 형성하기 위한 식각 베리어를 기존의 감광막이 아닌 무기질막으로 변경하고, 아울러, 패터닝된 무기질막의 측벽에 스페이서를 형성함으로써, 미세한 크기의 콘택홀을 용이하면서 재현성 있게 형성할 수 있으며, 따라서, 본 발명의 방법은 기존의 노광 장비로 구현할 수 있는 임계 치수 이하의 패턴을 구현할 수 있는 바, 고집적 소자의 제조에 매우 유리하게 적용할 수 있다.As described above, the method of the present invention changes the etching barrier for forming the fine contact hole into an inorganic film instead of a conventional photoresist film, and also forms a spacer on the sidewall of the patterned inorganic film, thereby forming a fine contact hole. It can be formed easily and reproducibly, and therefore, the method of the present invention can implement a pattern below a critical dimension that can be implemented by existing exposure equipment, and thus can be very advantageously applied to the fabrication of highly integrated devices.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0036993A KR100390912B1 (en) | 2001-06-27 | 2001-06-27 | Method for forming contact hole of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0036993A KR100390912B1 (en) | 2001-06-27 | 2001-06-27 | Method for forming contact hole of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030000839A KR20030000839A (en) | 2003-01-06 |
| KR100390912B1 true KR100390912B1 (en) | 2003-07-12 |
Family
ID=27711434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0036993A Expired - Fee Related KR100390912B1 (en) | 2001-06-27 | 2001-06-27 | Method for forming contact hole of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100390912B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728938B1 (en) * | 2005-05-20 | 2007-06-14 | 송명호 | blind |
| KR20220009157A (en) | 2020-07-15 | 2022-01-24 | 백승엽 | Double parking system |
-
2001
- 2001-06-27 KR KR10-2001-0036993A patent/KR100390912B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030000839A (en) | 2003-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100390912B1 (en) | Method for forming contact hole of semiconductor device | |
| KR100917820B1 (en) | Contact hole formation method of semiconductor device | |
| JP4095588B2 (en) | Method for defining a minimum pitch that exceeds photolithographic resolution in an integrated circuit | |
| KR100390963B1 (en) | Method of forming a contact hole in a semiconductor device | |
| KR100515372B1 (en) | Method for forming fine pattern of semiconductor device | |
| KR100257770B1 (en) | Fine conductive film pattern formation method of semiconductor device | |
| KR100382548B1 (en) | Method for Fabricating of Semiconductor Device | |
| KR100256809B1 (en) | Method for forming contact hole in semiconductor device | |
| KR100299517B1 (en) | method of manufacturing semiconductor device | |
| JPH04291345A (en) | Pattern formation method | |
| KR100990933B1 (en) | Method of manufacturing semiconductor device | |
| JPS63258020A (en) | Formation of element isolation pattern | |
| KR100247642B1 (en) | Method for forming a contact hole in semiconductor device | |
| KR0135053B1 (en) | Forming method of fine-pattern | |
| KR20020056383A (en) | Method for fabricating contact hole in semiconductor device | |
| KR100398576B1 (en) | A method for improving alignment accuracy | |
| KR100370159B1 (en) | Method for Fabricating Semiconductor Device | |
| KR100895826B1 (en) | Contact hole formation method of semiconductor device | |
| KR19980065710A (en) | Formation method of fine pattern | |
| KR19990030784A (en) | Contact hole formation method of semiconductor device | |
| KR20030002081A (en) | Method of forming contact hole using double wet etch | |
| KR20010077586A (en) | Manufacturing method for contact hole in semiconductor device | |
| KR20020046681A (en) | method for forming contact hole semiconductor device | |
| KR20030045375A (en) | Method for depositing material by using mask for etching process | |
| KR19980050135A (en) | Method for manufacturing contact hole of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20110526 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 9 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20120629 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20120629 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |