KR100375147B1

KR100375147B1 - 회로모듈

Info

Publication number: KR100375147B1
Application number: KR10-2001-0010392A
Authority: KR
Inventors: 이케다히로아키
Original assignee: 닛본 덴기 가부시끼가이샤; 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-03-13
Filing date: 2001-02-28
Publication date: 2003-03-15
Anticipated expiration: 2021-02-28
Also published as: US20010021105A1; TW494570B; DE10111998A1; US6487086B2; KR20010091918A; JP2001257018A

Abstract

메모리모듈(10)은 접촉단자(12)에 의해 주기판버스선(22)에 전기적으로 접속될 수 있는 모듈버스선(15)을 갖는다. 주기판버스선(22)은 모듈소켓에서 불연속적일 수 있다. 모듈버스선(15)은 메모리모듈(10)의 앞쪽 및 뒤쪽에 구성될 수 있고, 메모리모듈(10)의 양쪽에 구성된 접촉단자들(12)에 의해, 불연속적인 주기판버스선(22)에 전기적으로 접속될 수 있다. 앞쪽 및 뒤쪽모듈버스선들(15)은 모듈버스관통배선(19')에 의해 전기적으로 접속될 수 있다. 주기판 및 메모리모듈(10) 사이의 특성임피던스정합은 향상될 것이다.

Description

회로모듈{Circuit module}

본 발명은 대체로 회로모듈에 관한 것으로, 보다 상세하게는, 주기판 위에입체적인(stereoscopic) 배선구조를 채택하기 위한 회로모듈의 배선구조에 관한 것이다.

개인용컴퓨터들과 같은 데이터처리시스템들은 반도체메모리의 량이 변화하는 것을 필요로 할 수 있다. 시스템에 사용되는 반도체메모리의 밀도에서의 유연성을 허용하는 하나의 방법은 메모리모듈들이 삽입될 수 있는 복수개의 소켓들 또는 슬롯들을 제공하는 것이다. 이러한 시스템들의 동작속도로서, 메모리모듈들은 더 빠른 속도로 동작하는 것이 필요하다. 메모리모듈들로의 그리고 이것들로부터의 데이터전송동작들은, 메모리밀도를 유지하거나 향상시키는 동안 증가되어야 할 필요가 있다.

개인용컴퓨터에 사용될 수 있는 기존의 메모리모듈의 일 예가 설명될 것이다. 도 14를 참조하면, 기존의 메모리모듈 및 소켓의 단면도가 포괄참조문자 10C로 지정된 기존의 메모리모듈을 가지는 것으로 보여진다. 도 14의 기존 메모리모듈(10C) 및 소켓은 주기판버스(22)와 주기판제어신호선들(미도시)이 그 위에 형성된 주기판(20)을 구비한다. 주기판(20)은 메모리소켓을 구비한다. 메모리소켓은 주기판버스(22) 및 주기판제어신호선들에 연결된 소켓단자들(21)을 구비한다. 기존의 메모리모듈(10C)은 주기판버스(22) 및 주기판신호선들에 대하여 T형스터브(stub)구조를 형성하는 방식으로 소켓 속에 삽입된다.

기존의 메모리모듈(10C)은 배선판(11)의 각 측에 접촉단자들(12)을 가지며 배선판은 접촉단자들(12)에 연결되어 기존의 메모리모듈(10C)이 주기판(20)으로부터/으로 신호들을 각각 수신 및 전송할 수 있게 된다. 모듈버스(15)가 배선판(11)위에 형성되고 접촉단자들(12)에 연결된다. 기존의 메모리모듈(10C)은 동적임의접근메모리(DRAM, 13)를 구비하며, 이 DRAM은 모듈버스(15)에 연결된 리드단자들(18)을 가진다.

주기판(20)은 전형적으로는 메모리모듈들이 삽입될 수 있는 복수개의 소켓들을 구비할 것이다. 복수개의 소켓들은 그것들이 주기판(20) 위에서 병렬 형태로 전기 접속되도록 배치된다. 제어클록(미도시)이 통상 메모리모듈들과의 명령동작들 및 데이터전송을 동기화시키는데 사용된다. 제어클록의 주파수가 100㎒까지 증가되는 경우, T형스터브구조를 사용할 때에 병렬로 연결될 수 있는 메모리모듈들(10C)의 수는 네 개로 제한된다. 제어클록의 주파수가 133㎒ 이상인 경우, T형스터브구조를 사용할 때에 병렬로 연결될 수 있는 메모리모듈들(10C)의 수는 두 개로 제한되고 데이터가 메모리모듈들로부터 읽혀지거나 그것들에 쓰여질 수 있는 속도는 대략 핀당 초당 200메가비트(200Mbps/pin)로 제한된다. 이러한 제한은 T형스터브구조에 의해 야기된 임피던스부정합으로 인한 반사 및 일그러짐에 의해 야기되는 신호전송에서의 제약으로 인한 것일 수 있다.

개인용컴퓨터들의 동작속도들이 증가하고 반도체메모리의 비트밀도가 증가할수록, 메모리모듈들에 대한 속도 및 밀도 요구들은 증가한다. 이러한 요구들을 더욱 잘 충족시키기 위하여, 주기판버스가 접촉단자에서 분기되는 메모리모듈 및 소켓구조가 T형스터브구조 대신 제안되었고 일본공개특허공보 평11-251539호에 개시되어 있다.

이제 도 15를 참조하면, 기존의 메모리모듈 및 소켓의 단면도가 포괄참조문자 10D로 지정된 기존의 메모리모듈을 가지는 것으로 보여진다. 도 15의 기존의 메모리모듈 및 소켓에서, 주기판버스(22)는 주기판(20) 위에서 불연속적이며 소켓단자들(21)에 연결되어 있다. 소켓단자들(21)은 접촉단자들(12)과 접속되며, 이 접촉단자들은 배선판(11)의 각 측에 위치된다. 배선판(11)의 대향하는 측면들 위의 접촉단자들(12)은 접촉단자관통배선(contact terminal through wiring, 19)에 의해 연결된다. 접촉단자관통배선(19)은 인쇄배선판(11)을 관통하는 관통홀 속에 형성된다. DRAM의 각각의 리드단자(18)는 배선판(11) 위에 형성된 인쇄배선층인 모듈버스(15)에 의해 개개의 접촉단자에 연결된다.

일본공개특허공보 평11-251539호에는, 도 15의 기존의 메모리모듈 및 소켓들을 사용하여, 전술한 스터브구조에 의해 야기된 임피던스부정합으로 인한 반사 및 일그러짐에 의해 야기된 신호전송에서의 제약이 줄어들고 메모리모듈(10C)의 동작속도가 향상되는 것이 제안되어 있다. 이러한 경우, 메모리모듈(10C)은 대략 200㎒까지의 제어클록주파수로 동작될 수 있고 데이터가 메모리모듈들로부터 읽혀지거나 그것들에 쓰여지는 속도는 대략 400Mbps/pin으로 제한된다.

전술한 논의를 고려하면, 기존의 접근법 보다 향상된 동작속도를 갖는 메모리모듈을 제공하는 것이 요구된다. 또 주기판에 허용된 모듈들의 수를 감소시키지 않고서도 동작속도를 향상시키는 것이 요구된다.

따라서, 본 발명의 목적은, 종래의 스터브구조나 메모리모듈의 배선구조를 개량하여, 특성임피던스의 부정합에 기인하는 신호반사나 일그러짐을 더욱 감소시켜, 주기판 위에 병렬로 배치될 수 있는 회로모듈들의 수를 감소시키지 않고 회로모듈들이 고속으로 동작할 수 있게 하는 회로모듈을 제공함에 있다.

도 1은 실시예에 따른 메모리모듈의 정면도,

도 2는 실시예에 따른 메모리모듈 및 소켓의 단면도,

도 3은 실시예에 따른 메모리모듈 및 소켓의 단면도,

도 4는 실시예에 따른 메모리모듈의 메모리로의 데이터쓰기를 도시하는 타이밍도,

도 5는 실시예에 따른 메모리모듈의 메모리로부터의 데이터읽기를 도시하는 타이밍도,

도 6은 실시예에 따른 메모리모듈의 메모리로의 데이터쓰기를 도시하는 타이밍도,

도 7은 실시예에 따른 메모리모듈의 메모리로부터의 데이터읽기를 도시하는 타이밍도,

도 8a는 주기판버스의 특성임피던스를 도시하는 회로도,

도 8b는 주기판버스 및 기존의 메모리모듈의 특성임피던스을 도시하는 회로도,

도 8c는 주기판버스 및 기존의 메모리모듈의 특성임피던스을 도시하는 회로도,

도 8d는 주기판버스 및 실시예에 따른 메모리모듈의 특성임피던스을 도시하는 회로도,

도 9는 실시예에 따른 메모리모듈의 정면도,

도 10은 실시예에 따른 메모리모듈 및 소켓의 단면도,

도 11은 실시예에 따른 메모리모듈 및 소켓의 단면도,

도 12는 실시예에 따른 메모리모듈의 정면도,

도 13은 실시예에 따른 메모리모듈 및 소켓의 단면도,

도 14는 기존의 메모리모듈 및 소켓의 단면도,

도 15는 기존의 메모리모듈 및 소켓의 단면도.

*도면의 주요부분에 대한 부호의 설명

10 : 메모리모듈 11 : 배선판

12 : 접촉단자 13 : 메모리

14 : 버퍼 15 : 모듈버스선

18 : 핀 19' : 모듈버스선관통배선

20 : 주기판 21 : 소켓단자

22 : 주기판버스

본 발명의 실시예들에 따르면, 모듈은 배선판의 측면에 부착된 메모리와 같은 집적회로들(IC들)을 구비한다. 이 모듈은 주기판 위의 소켓접속부에 전기접촉을 만들기 위하여 배선판의 대향하는 측면들에 부착된 접촉단자들을 구비할 수 있다. 배선들은 배선판의 각 측에 부착되어 접촉단자들로부터 IC들의 핀들 또는 외부단자들까지의 신호경로들을 형성할 것이다. 관통배선들은 배선판의 대향하는 측면들에 형성된 두 개의 배선들 간에 신호경로들을 제공할 것이다.

실시예들의 한 양태에 따르면, 관통배선이 접촉단자들로부터 거리를 두고 위치될 수 있다.

실시예들의 다른 양태에 따르면, 관통배선이 IC의 핀 또는 외부단자 가까이 위치될 수 있다.

실시예들의 또 다른 양태에 따르면, 관통배선이 IC의 적어도 하나의 핀 또는 외부단자보다 접촉단자들에서부터 더 멀리 위치될 수 있다.

실시예들의 또 다른 양태에 따르면, 모듈은 접촉단자들로부터 신호들을 수신하며 이 모듈 위의 적어도 하나의 IC에 의해 수신되어야 하는 출력들을 제공하는 버퍼를 구비할 수 있다.

실시예들의 또 다른 양태에 따르면, 배선들은 접촉단자들 및 버퍼들 간에 신호경로들을 제공할 수 있고, 관통배선은 배선판의 대향 측면들에 있는 배선들 간에신호경로들을 제공할 수 있다.

실시예들의 또 다른 양태에 따르면, 하나의 배선이 배선판의 일 측에 있는 접촉단자로부터 집적회로의 핀 또는 외부단자로의 신호경로를 제공할 수 있다. 다른 배선은 배선판의 대향 측에 있는 다른 접촉단자로부터 다른 집적회로의 핀 또는 외부단자로의 신호경로를 제공할 수 있다. 이 두 개의 배선들은 서로 병렬로 배치된 부분들을 가질 수 있다. 두 개의 배선들은 그것들 사이에 신호경로를 제공하는 관통배선을 가질 수 있다.

실시예들의 또 다른 양태에 따르면, 주기판은 소켓 또는 슬롯에 불연속성을 갖는 주기판배선을 구비할 수 있다.

실시예들의 또 다른 양태에 따르면, 복수개의 소켓들이 복수개의 모듈들 사이에 병렬접속을 제공할 수 있다.

실시예들의 또 다른 양태에 따르면, 적어도 하나의 집적회로는 임의접근메모리(RAM)일 수 있다.

실시예들의 또 다른 양태에 따르면, 적어도 하나의 집적회로는 더블데이터레이트 임의접근메모리일 수 있다.

실시예들의 또 다른 양태에 따르면, 적어도 하나의 집적회로는 4배데이터레이트 임의접근메모리일 수 있다.

실시예들의 또 다른 양태에 따르면, 접촉단자들로부터 집적회로로의 신호경로들을 제공하는 선택된 배선들은 관통배선들에 전기적으로 접속될 수 있으며, 접촉단자들로부터 집적회로로의 신호경로들을 제공하는 다른 배선들은 관통배선들에전기적으로 접속되지 않을 수 있다.

실시예들의 또 다른 양태에 따르면, 적어도 하나의 집적회로가 배선판의 앞쪽에 접촉될 수 있고 적어도 하나의 집적회로가 배선판의 뒤쪽에 접촉될 수 있다.

이하, 본 발명의 여러 실시예들이 복수의 도면들을 참조하여 상세히 설명될 것이다.

이제 도 1을 참조하면, 본 실시예에 따른 메모리모듈의 정면도가 보여지며 이 메모리모듈에는 포괄참조문자 10이 주어진다. 메모리모듈(10)은 인쇄배선판(11), 네 개의 메모리들(13) 및 하나의 버퍼(14)를 구비할 것이다.

메모리모듈(10)은 인쇄배선판(11)의 앞쪽 및 뒤쪽의 하부가장자리에 배치된 다수의 접촉단자들(12)을 가질 수 있다. 모듈버스선들(15)은 선택된 접촉단자들(12) 및 메모리들(13) 사이에 전기접속을 제공할 수 있다. 모듈버스선들(15)은 인쇄배선판(11)의 앞쪽에 64비트버스폭을 제공할 수 있다. 메모리모듈(10)은 선택된 접촉단자들 및 입력들 간의 전기접속을 버퍼(14)에 제공하는 제어신호버스선들(16)을 구비할 수 있다. 제어신호버스선들(16)은 클록선, 어드레스선 및 명령선을 구비할 수 있다. 버퍼(14)의 출력들은 제어신호버스선들(17)에 의해 각각의 DRAM(13)에 전기적으로 접속될 수 있다. 각각의 메모리(13)로는 동적임의접근메모리(DRAM)가 하나의 예일 수 있다.

각각의 전용 모듈버스선(15)은 신호를 메모리(13)에 전송하는데 사용될 수 있고, 메모리모듈(10)과 병렬로 연결된 다른 메모리모듈(미도시) 위의 다른 메모리(미도시)와 메모리(13)를 슬롯을 통해 전기적으로 접속시키는데 사용될 수있다. 각각의 제어신호버스선(17)은 하나의 메모리모듈(10) 위에 배치된 네 개의 메모리들(13)에 연결될 수 있다. 제어신호버스선들(16)은 슬롯을 통해 메모리모듈(10)과 병렬로 연결된 다른 메모리모듈(미도시) 위의 제어신호버스선들에 전기적으로 접속될 수 있다.

이제 도 2를 참조하면, 도 1의 선 II-II를 따라 보여진 메모리모듈(10) 및 소켓의 단면도가 실시예에 따라 도시된다. 도 2의 메모리모듈 및 소켓에서, 주기판버스(22)는 주기판(20) 위에서 불연속적일 수 있고 소켓단자들(21)에 연결될 수 있다. 소켓단자들은 배선판(11)의 각 측면에 위치될 수 있는 접촉단자들(12)과 접촉될 수 있다.

배선판(11)의 앞쪽에 있는 접촉단자들(12)은 배선판(11)의 앞쪽에 형성될 수도 있는 모듈버스선(15)에 의해 메모리(13)의 핀(18)에 전기적으로 접속될 수 있다. 메모리모듈(10)의 뒤쪽에 있는 각각의 접촉단자(12)는 배선판(11)의 뒤쪽에 형성될 수도 있는 모듈버스선(15)에 전기적으로 접속될 수 있다. 메모리모듈(10)의 뒤쪽에 있는 모듈버스선(15)은 모듈버스선관통배선(19')에 의해 메모리모듈(10)의 앞쪽에 있는 모듈버스선(15)에 전기적으로 접속될 수 있다. 모듈버스선관통배선(19')은 인쇄배선판(11)을 관통하는 관통홀 속에 형성될 수 있다. 이런 식으로 메모리모듈(10)의 앞쪽에 있는 각각의 접촉단자(12)는 메모리모듈(10)의 뒤쪽에 있는 접촉단자(12)에 전기적으로 접속될 수 있다.

이제 도 3을 참조하면, 도 1의 선 III-III을 따라 보여진 메모리모듈(10) 및 소켓의 단면도가 실시예에 따라 도시된다. 도 3의 메모리모듈 및 소켓에서, 주기판제어신호버스선(23)은 주기판(20) 위에서 불연속적일 수 있고 소켓단자들(21)에 연결될 수 있다. 소켓단자들은 배선판(11)의 각 측에 위치될 수 있는 접촉단자들(12)과 접촉될 수 있다.

배선판(11)의 앞쪽에 있는 접촉단자들(12)은 배선판(11)의 앞쪽에 형성될 수도 있는 모듈제어신호버스선(16)에 의해 버퍼(14)의 핀(24)에 전기적으로 접속될 수 있다. 메모리모듈(10)의 뒤쪽에 있는 각각의 접촉단자(12)는 배선판(11)의 뒤쪽에 형성될 수도 있는 모듈제어신호버스선(16)에 전기적으로 접속될 수 있다. 메모리모듈(10)의 뒤쪽에 있는 모듈제어신호버스선(16)은 모듈버스선관통배선(25)에 의해 메모리모듈(10)의 앞쪽에 있는 모듈제어신호버스선(16)에 전기적으로 접속될 수 있다. 모듈버스선관통배선(25)은 인쇄배선판(11)을 관통하는 관통홀 속에 형성될 수 있다. 이런 식으로 메모리모듈(10)의 앞쪽에 있는 각각의 접촉단자(12)는 메모리모듈(10)의 뒤쪽에 있는 접촉단자(12)에 전기적으로 접속될 수 있다.

이제 도 4를 참조하면, 메모리모듈(10)의 메모리(13)에 대한 데이터쓰기를 도시하는 타이밍도가 보여진다. 도 4의 타이밍도는 클록(CLK), 클록인에이블(CKE), 칩선택(/CS), 로우어드레스스트로브(/RAS), 칼럼어드레스스트로브(/CAS), 쓰기인에이블(/WE), 뱅크어드레스(BAn), 어드레스(ADD) 및 데이터(DQ)를 구비할 수 있다. BAn, ADD 및 DQ는 각각 다수의 신호선들로 구성된 버스일 수 있다. 이 예에서, 메모리(13)는 DDR-SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)일 수 있다. 메모리(13)는 8인 버스트길이와 2인 칼럼어드레스스트로브(CAS)대기시간을 가질 수 있다. 메모리(13)는, 기존의SDR(Single Data Rate)SRAM과는 대조적으로, CLK의 앞쪽에지(leading edge) 및 뒤쪽에지(trailing edge) 둘 다에서 데이터를 쓰거나 읽을 수 있다.

CLK의 주파수는 133㎒일 수 있고, 그래서 데이터는 266㎒의 주파수로 전송될 수 있다. CKE가 논리하이레벨인 경우, 메모리(13)는 명령들을 수신하고 데이터를 쓰거나 읽을 수 있다. /CS는 메모리(13)를 선택하여 지시 명령을 수신하도록 하는 선택신호로서 동작할 수 있다. /CS는 메모리모듈(10)상의 일 군의 메모리들(13)을 선택하여 명령을 수신하고 병렬형태로 동작하도록 배선되어 동작할 수 도 있다.

메모리(13)에 대한 메모리셀접근이 일어나는 경우, 메모리에 있는 메모리셀들의 뱅크는 BANK ACTIVATE 명령으로써 활성화될 수 있다. BANK ACTIVATE 명령은, CLK의 상승에지 시, CKE 하이, /CS 로우, /RAS 로우, /CAS 하이, 및 /WE 하이를 가질 수 있다. 이 시간에 메모리(13)는 BAn 및 ADD상의 뱅크어드레스(BA) 및 로우어드레스(ROW)를 각각 수신할 수 있다. 따라서, 하나의 뱅크가 선택될 수 있고 하나의 워드(로우)선이 메모리(13)의 선택된 뱅크 내에서 활성화될 수 있다. 그러면 WRITE 명령이 실행될 수 있다. WRITE 명령은, CLK의 상승에지 시, CKE 하이, /CS 로우, /RAS 하이, /CAS 로우, 및 /WE 로우를 가질 수 있다. 이 시간에 메모리(13)는 BAn 및 ADD상의 뱅크어드레스(BA) 및 칼럼어드레스(COL)를 각각 수신할 수 있다. 따라서, 데이터가 수신될 때 이 데이터는 선택된 뱅크 내의 활성화된 워드선을 따라 소정의 칼럼들에 쓰여질 수 있다. 소정의 CAS대기시간 후, 데이터는 데이터버스(DQ)로써 메모리(13)에 의해 수신될 수 있다. 데이터는 데이터버스(DQ)상에서 266㎒의 속도로 전송될 수 있다. 데이터버스(DQ)는 CLK의 주파수의 두 배의 주파수로 동작할 수 있다. 그러나, 버스트길이가 8비트이기 때문에, /CS, /CAS, /WE, BAn 및 ADD신호들은 CLK의 주파수의 1/4 내지 1/2의 주파수로 전송될 수 있다. 따라서, 각 제어신호선의 주파수는 (133/2)㎒ 이하이고 더 낮은 속도의 제어신호선들이 데이터버스신호선들에 비해 악영향 없이 메모리모듈(10)에 사용될 수 있다.

도 5를 참조하면, 메모리모듈(10)의 메모리(13)로부터의 데이터읽기를 도시하는 타이밍도가 보여진다. 도 5의 타이밍도는 클럭(CLK), 클럭인에이블(CKE), 칩선택(/CS), 로우어드레스스트로브(/RAS), 칼럼어드레스스트로브(/CAS), 쓰기인에이블(/WE), 뱅크어드레스(BAn), 어드레스(ADD) 및 데이터(DQ)를 구비할 수 있다. BAn, ADD 및 DQ는 각각 다수의 신호선들로 구성된 버스일 수 있다. 메모리(13)는 DDR-SDRAM일 수 있다. 메모리(13)는 8인 데이터길이 및 2인 칼럼어드레스스트로브(CAS)대기시간을 가질 수 있다. 메모리(13)는, 기존의 단일데이터속도(SDR)SDRAM와는 대조적으로 CLK의 앞쪽에지 및 뒤쪽에지 둘 다에서 쓰여지거나 읽혀지는 데이터를 가질 수 있다.

메모리(13)에 대한 메모리셀접근이 일어나는 경우, 메모리상의 한 뱅크의 메모리셀들은 BANK ACTIVATE 명령으로써 활성화될 수 있다. BANK ACTIVATE 명령은, CLK의 상승에지 시, CKE 하이, /CS 로우, /RAS 로우, /CAS 하이 및 /WE 하이를 가질 수 있다. 이 시간에 메모리(13)는 BAn 및 ADD상의 뱅크어드레스(BA) 및 로우어드레스(ROW)를 각각 수신할 수 있다. 따라서, 하나의 뱅크가 선택될 수 있고 하나의 워드(로우)선이 메모리(13)의 선택된 뱅크 내에서 활성화될 수 있다. 그러면 READ 명령이 실행될 수 있다. READ 명령은, CLK의 상승에지 시, CKE 하이, /CS 로우, /RAS 하이, /CAS 로우, 및 /WE 하이를 가질 수 있다. 이 시간에 메모리(13)는 BAn 및 ADD상의 뱅크어드레스(BA) 및 칼럼어드레스(COL)를 각각 수신할 수 있다. 따라서, 데이터가 소정의 칼럼들로부터 선택된 뱅크 내의 활성화된 워드선을 따라 읽혀질 수 있다. 소정의 CAS대기시간 후, 데이터는 메모리(13)에 의해 데이터버스(DQ)로 출력될 수 있다. 데이터는 데이터버스(DQ)상에서 266㎒의 속도로 전송될 수 있다. 데이터버스(DQ)는 CLK의 주파수의 2배의 주파수로 동작할 수 있다. 그러나, 버스트길이가 8비트이기 때문에, /CS, /CAS, /WE, BAn 및 ADD신호들은 CLK의 주파수의 1/4 내지 1/2인 주파수로 전송될 수 있다. 따라서, 각 제어신호선의 주파수는 (133/2)㎒ 이하일 수 있고 더 낮은 속력의 제어신호선들이, 데이터버스신호선들에 비해, 악영향 없이 메모리모듈(10)상에서 사용될 수 있다.

이제 도 6 및 도 7을 참조하면, 메모리모듈(10)의 메모리(13)로의/로부터의 데이터쓰기 및 데이터읽기를 각각 도시하는 타이밍도들이 보여진다. 도 6의 타이밍도는 클럭(CLK), 클럭인에이블(CKE), 칩선택(/CS), 로우어드레스스트로브(/RAS), 칼럼어드레스스트로브(/CAS), 쓰기인에이블(/WE), 뱅크어드레스(BAn), 어드레스(ADD), 및 데이터(DQ)를 구비할 수 있다. BAn, ADD 및 DQ는 각각 다수의 신호선들로 구성된 버스일 수 있다. 이 예에서, 메모리(13)는 QDR-SDRAM(Quadruple Data Rate Synchronous Dynamic Random Access Memory)일 수 있다. 이 메모리(13)는 8인 버스트길이 및 2인 칼럼어드레스스트로브(CAS)대기시간을 가질 수 있다. 이 경우, 제2의 CLK(미도시)이 CLK로부터 한 사이클의 1/4만큼 오프셋되거나 위상시프트될 수 있다. 그러면 메모리(13)는 제1의 CLK 및 제2의 CLK 둘 다의 앞쪽에지 및뒤쪽에지 둘 다에서 쓰여지거나 읽혀지는 데이터를 가질 수 있다. 이런 식으로, CLK이 133㎒의 주파수를 가지는 경우, 데이터는 데이터버스(DQ)상에서 532㎒의 속도로 전송될 수 있다.

도 8a 내지 도 8d를 참조하면, 여러 주기판, 소켓들 및 메모리모듈 구성들의 특성임피던스들을 도시하는 회로도들이 보여진다. 도 8a 내지 8d에서, 단자 26은 소켓 또는 슬롯으로부터 10㎝에 위치될 수 있다. R은 신호선종단레지스터일 수 있다. 도 8a는 주기판버스(22)의 특성임피던스를 도시한다. 도 8b는 도 14의 기존 T형스터브구조에서의 주기판버스(22) 및 메모리모듈(10C)의 특성임피던스를 도시한다. 도 8c는 도 15의 기존 접촉단자관통배선(19)에서의 주기판버스(22) 및 메모리모듈(10D)의 특성임피던스를 도시한다. 도 8d는 모듈버스선관통배선(19')를 사용하여 개시된 실시예에서의 주기판버스(22) 및 메모리모듈(10)의 특성임피던스를 도시한다.

도 8a의 회로에 따른 주기판버스선(22)의 특성임피던스(Z0)는 이 특성임피던스가 대략 75Ω이 되도록 설계될 수 있다. 특성임피던스(Z0)는 수학적으로는 Z0 = {(L*d)/(C*d)}^1/2로 표현될 수 있다. C 및 L은, 버스선배선의, 단위길이 당 커패시턴스 및 단위길이 당 인덕턴스를 각각 나타낼 수 있고, d는 버스선배선의 길이를 나타낼 수 있다. 도 8b에 도시된 바와 같은 기존 T형스터브구조에서의 주기판버스(22) 및 메모리모듈(10C)의 특성임피던스(Z1)는 수학적으로는 Z1 = {(L*d)/(C*d+C_C+C_LF+C_IN)}^1/2로 표현될 수 있다. C_C는 모듈소켓의 커패시턴스를 나타낼수 있으며, C_LF는 신호배선의 입력커패시턴스를 나타낼 수 있고, C_IN은 메모리칩 또는 집적회로의 핀에서의 입력커패시턴스를 나타낼 수 있다. 특성임피던스(Z1)는 대략 36Ω일 수 있다.

도 8c의 회로에 도시된 바와 같은 기존 접촉단자관통배선(19)구조에서의 주기판버스(22) 및 메모리모듈(10D)의 특성임피던스(Z2)는 수학적으로는 Z2 = {(L*d)/(C*d+C_TH+C_LF1+C_IN)}^1/2로 표현될 수 있다. C_TH는 관통홀인 경우의 모듈소켓의 커패시턴스를 나타낼 수 있다. 특성임피던스(Z2)는 대략 42.8Ω일 수 있다.

도 8d의 회로에 도시된 바와 같은 모듈버스선관통배선(19')구조에서의 주기판버스(22) 및 메모리모듈(10)의 특성임피던스(Z3)는 수학적으로는 Z2 = {(L*d)/(C*d+C_TH+C_LF2+C_IN)}^1/2로 표현될 수 있다. 특성임피던스(Z3)는 대략 51.1Ω일 수 있다.

전술의 계산에서, 모듈버스선관통배선(19')을 사용함에 의해, 특성임피던스(Z3)는, Z1 및 Z2에서의 기존의 접근법에 비해, 주기판버스선(22)의 이상적인 특성임피던스(Z0) 보다 더 작은 차이를 가질 수 있음에 주의해야 한다. 이는 임피던스부정합에 의해 야기된 반사 및 일그러짐을 감소시킬 수 있다. 그러므로, 동작주파수가 증가될 수 있다.

모듈배선 및 소켓의 커패시턴스와 인덕턴스가 배선판 위의 배선의 커패시턴스와 인덕턴스와 동일하게 되도록 선택된다면, 그 특성임피던스들은 유사하게 대략Z0=75Ω, Z1=35Ω, Z2=41.2Ω, 및 Z3=46.1Ω이 되도록 결정될 수 있다.

이제 도 9를 참조하면, 실시예에 따른 메모리모듈의 정면도가 보여지며 이 메모리모듈에는 포괄참조문자 10A가 주어진다. 메모리모듈(10A)은 하나의 인쇄회로기판(11) 및 네 개의 메모리들(13)을 구비할 것이다. 메모리모듈(10A)에서, 제어신호버스선들(16)은 접촉단자들(12)을 메모리들(13)의 핀들에 전기적으로 접속시키도록 제공될 수 있다.

이제 도 10을 참조하면, 도 9의 선 Ⅹ-Ⅹ을 따라 나타내어진 메모리모듈(10A) 및 소켓의 단면도가 실시예에 따라 보여진다. 도 10의 메모리모듈 및 소켓에서, 주기판버스(22)는 주기판 위에서 불연속적일 수 있고 소켓단자들(21)에 연결될 수 있다. 소켓단자들은 배선판(11)의 각 측에 위치될 수 있는 접촉단자들(12)과 접촉될 수 있다.

배선판(11)의 앞쪽에 있는 접촉단자들(12)은 배선판(11)의 앞쪽에 형성될 수도 있는 모듈버스선(15)에 의해 메모리(13)의 핀(18)에 전기적으로 접속될 수 있다. 메모리모듈의 뒤쪽에 있는 각각의 접촉단자(12)는 배선판(11)의 뒤쪽에 형성될 수도 있는 모듈버스선(15)에 전기적으로 접속될 수 있다. 메모리모듈(10)의 뒤쪽에 있는 모듈버스선(15)은 메모리모듈(10)의 앞쪽에 있는 모듈버스선(15)에 모듈버스선관통배선(19A)에 의해 전기적으로 접속될 수 있다. 모듈버스선관통배선(19A)은 인쇄배선판(11)을 관통하는 관통홀 속에 형성될 수 있다. 이런 식으로 메모리모듈(10A)의 앞쪽에 있는 각각의 접촉단자(12)는 메모리모듈(10A)의 뒤쪽에 있는 접촉단자(12)에 전기적으로 접속될 수 있다.

도 2의 실시예에서, 모듈버스선관통배선(19')은 메모리(13)의 핀 및 모듈버스선(15)이 연결된 곳 가까이에 놓이게 될 수 있었다. 그러나, 도 10의 실시예에서 모듈버스선관통배선(19A)은 메모리(13)의 핀 및 모듈버스선(15)이 연결된 곳 보다 접촉단자(12)로부터 더 먼 위치에 놓여질 수 있다. 이는 주기판(20) 위의 배선의 특성임피던스가 메모리모듈(10A) 위의 배선의 특성임피던스와 더 가깝게 정합될 수 있게 한다. 또한, 모듈버스선관통배선(19A)의 레이아웃에서의 자유도는 향상될 것이다. 도 10의 실시예에서, 특성임피던스(Z3)는 대략 53.7Ω이 될 수 있다.

이제 도 11을 참조하면, 도 9의 선 XI-XI을 따라 나타내어진 메모리모듈(10A) 및 소켓의 단면도가 실시예에 따라 보여진다. 도 11의 메모리모듈 및 소켓에서, 주기판제어신호버스선(23)은 주기판(20)상에서 불연속적일 수 있고 소켓단자들(21)에 연결될 수 있다. 소켓단자들(21)은 배선판(11)의 각 측에 위치될 수 있는 접촉단자들(12)과 접촉될 수 있다.

메모리모듈(10A)의 뒤쪽에 있는 각각의 접촉단자(12)는 배선판(11)의 뒤쪽에 형성될 수도 있는 모듈제어신호버스선(16)에 전기적으로 접속될 수 있다. 메모리모듈(10A)의 뒤쪽에 있는 모듈제어신호버스선(16)은 메모리모듈(10A)의 앞쪽에 있는 모듈제어신호버스선(16)에 모듈버스선관통배선(25A)에 의해 전기적으로 접속될 수 있다. 모듈버스선관통배선(25A)은 인쇄배선판(11)을 관통하는 관통홀 속에 형성될 수 있다. 이런 식으로 메모리모듈(10)의 앞쪽에 있는 각각의 접촉단자(12)는 메모리모듈(10)의 뒤쪽에 있는 접촉단자(12)에 전기적으로 접속될 수 있다.

도 3의 실시예에서, 모듈버스선관통배선(25)은 버퍼(13)의 핀 및 제어신호버스선(16)이 연결된 곳 가까이 놓일 수 있었다. 그러나, 도 11의 실시예에서 버퍼(13)가 필요 없게 되어 모듈버스선관통배선(25A)은 접촉단자(12)로부터 더 먼 위치에 놓일 수 있음에 유념해야 한다. 이는 주기판(20) 위의 배선의 특성임피던스가 메모리모듈(10A) 위의 배선의 특성임피던스와 더 가깝게 정합될 수 있게 한다. 또한, 모듈버스선관통배선(25A)에서의 자유도가 향상될 것이다.

이제 도 12를 참조하면, 실시예에 따른 메모리모듈의 정면도가 보여지며 이 메모리모듈에는 포괄참조문자 10B가 주어진다. 메모리모듈(10B)은 하나의 인쇄배선판(11)과 네 개의 메모리들(13)을 구비할 것이다. 메모리모듈(10B)에서, 제어신호버스선들(16)은 접촉단자들(12)을 메모리들(13)의 핀들에 전기적으로 접속시키도록 제공될 수 있다. 도 12의 실시예에서, 제어신호버스선들(16)은 메모리모듈(10B)의 배선판(11)의 앞쪽 및 뒤쪽에 루트를 가질 수 있다. 이는 제어신호버스선들에 의해 야기된 전자기간섭(electromagnetic interference; EMI)을 줄일 수 있다.

이제 도 13을 참조하면, 도 12의 선 XIII-XIII을 따라 나타내어진 메모리모듈(10B) 및 소켓의 단면도가 실시예에 따라 보여진다. 도 13의 메모리모듈 및 소켓에서, 주기판버스(22)는 주기판(20) 위에서 불연속적일 수 있고 소켓단자들(21)에 연결될 수 있다. 소켓단자들은 배선판(11)의 각 측에 위치될 수 있는 접촉단자들(12)과 접촉될 수 있다.

메모리모듈(10B)의 뒤쪽에 있는 모듈제어신호버스선(16)은 메모리모듈(10B)의 앞쪽에 있는 모듈제어신호버스선(16)에, 모듈버스선관통배선(25B)에 의해, 전기적으로 접속될 수 있다. 모듈버스선관통배선(25B)은 인쇄배선판(11)을 관통하는 관통홀 속에 형성될 수 있다. 스터브분기구조가 사용되지 않기 때문에, 특성임피던스는 더 가깝게 정합될 수 있다.

도 12 및 도 13의 실시예들에서, 메모리들(13)은 메모리모듈(10B)의 앞쪽 및 뒤쪽에 대칭적으로 배치될 수 있다. 이는 EMI가 데이터버스선에서 감소될 수 있게 한다.

개시된 실시예들에서, 특성임피던스정합은 T형스터브구조 또는 접촉단자관통배선구조와 같은 기존의 접근법들 이상으로 향상될 수 있다. 이는, 메모리모듈소켓의 한 쪽에 있는 주기판버스선이 메모리모듈의 한 쪽에 있는 모듈버스선에 전기적으로 접촉될 수 있을 때의 입체배선구조로 인해 가능하게 된다. 모듈버스선은 메모리모듈 상에서 루트를 가질 수 있게 되고 모듈버스관통배선에 의해 메모리모듈의 다른 쪽에 있는 모듈버스선에 전기적으로 접속될 수 있다. 메모리모듈의 다른 쪽에 있는 모듈버스선은 메모리모듈소켓의 다른 쪽에 있는 주기판버스선으로 루트를 정할 수 있게 되고 이 주기판버스선에 전기적으로 접속될 수 있다. 이는 고속SDRAM과 같은 고속메모리응용들에서 사용될 수 있는 메모리모듈들의 제조를 가능하게 한다.

실시예들에서 개시된 메모리모듈이 시스템에 사용되는 경우, 소켓들 또는 슬롯들의 모두가 메모리모듈을 포함하지는 않을 것이다. 이 경우, 더미모듈이 소켓 속으로 삽입되어 주기판버스가 소켓의 양측에 전기적으로 접속될 수 있게 할 것이다. 더미모듈이 전기점퍼로서 소용될 수 있다. 더미모듈은 주기판버스선들을 적절히 종단할 수 있는 종단레지스터들을 구비할 수도 있다.

실시예들에서, 모듈버스선들과 제어신호선들이 배선판 위에서 메모리의 위쪽및 아래쪽에 별도로 배치될 수 있다면, 서로간의 신호간섭은 감소될 것이다.

전술한 실시예들은 예시적인 것이며 본 발명이 이러한 실시예들로 한정되지는 않은 것임이 이해될 것이다. 예를 들면, SDRAM이 메모리모듈 위에 구성된 실시예들이 설명되었으나, 메모리모듈들은 많은 다른 고속반도체메모리들로써 구성될 수 있다. 게다가, 본 발명은 주기판버스선들로부터 고속의 신호들을 수신하는 집적회로들을 담고있는 다른 고속모듈들에 적용될 수 있다.

따라서, 여러 특정 실시예들이 여기에서 상세히 설명되었지만, 본 발명은 본 발명의 사상 및 범위를 벗어남 없이 다양한 변경, 치환 및 대체가 가능하다. 그에 따라, 본 발명은 첨부된 청구항들에 의해 정의된 것으로만 한정되도록 의도되어졌다.

상술한 바와 같이, 본 발명의 실시예들에 따르면, 회로모듈이 주기판 위의 신호배선으로써 향상된 특성임피던스정합을 가질 수 있다. 이는 전송된 신호들의 반사들 및/또는 일그러짐들을 감소시킬 수 있어, 주기판 위에 병렬로 배치될 수 있는 회로모듈들의 수를 감소시키지 않고 회로모듈들이 고속으로 동작할 수 있게 한다.

Claims

적어도, 배선판의 일 측에 있는 제1집적회로와 배선판의 일 측 및 대향 측에 있는 접촉단자들을 지지하는 배선판을 구비한 모듈에 있어서,

일 측에 형성되며, 일 측에 있는 접촉단자들 중의 제1 하나 및 제1집적회로의 핀에 전기적으로 접속되는 제1신호배선;

제1신호배선에 연결된 제1끝단을 가지며, 제1집적회로 가까이에서 배선판을 관통하는 제1관통배선; 및

배선판의 대향 측에 형성되며, 제1관통배선의 제2끝단을 배선판의 대향 측에 있는 접촉단자들 중의 제1 하나에 전기적으로 접속시키는 제2신호배선을 포함하는 모듈.
제1항에 있어서, 제1관통배선은 제1집적회로의 적어도 하나의 핀보다 배선판의 일 측에 있는 접촉단자들 중의 제1 하나로부터 더 먼 위치에 배치되는 모듈.
제1항에 있어서, 제1집적회로의 각각의 핀은, 배선판의 일 측에 있는 대응하는 접촉단자 및 배선판의 대향 측에 있는 대응하는 접촉단자에 전기적으로 접속되는 모듈.
제3항에 있어서, 배선판은, 적어도, 일 측에 있는 제1 및 제2집적회로들을지지하며, 모듈은,

배선판의 일 측에 있는 접촉단자를 제1집적회로의 핀에 연결시키는 제3신호배선; 및

배선판의 대향 측에 있는 접촉단자를 제2집적회로의 핀에 연결시키는 제4신호배선을 더 구비하는 모듈.
제4항에 있어서, 제3신호배선의 일부와 제4신호배선들의 일부는 병렬로 배치된 모듈.
제5항에 있어서, 제3 및 제4신호배선들은 제2관통배선에 의해 전기적으로 접속되는 모듈.
제1항에 있어서, 제1집적회로는 동적임의접근메모리인 모듈.
제1항에 있어서, 배선판은, 적어도, 일 측에 있는 제1집적회로 및 대향 측에 있는 제2집적회로를 지지하며, 모듈은,

대향 측에 형성되며, 대향 측에 있는 접촉단자들 중의 제2 하나와, 제2집적회로의 핀에 전기적으로 접속된 제3신호배선;

제3신호배선에 연결된 제1끝단을 가지며, 제2집적회로 가까이에서 배선판을 관통하는 제2관통배선; 및

배선판의 일 측에 형성되며, 제2관통배선의 제2끝단을 배선판의 일 측에 있는 접촉단자들 중의 제2 하나에 전기적으로 접속시키는 제4신호배선을 더 구비하는 모듈.
앞쪽 및 뒤쪽에 접촉단자들을 갖는 배선판을 구비한 메모리모듈에 있어서,

배선판의 앞쪽에 부착되며, 제1외부단자를 갖는 제1메모리;

배선판의 앞쪽에 형성되며, 배선판의 앞쪽에 있는 제1접촉단자를 제1외부단자에 전기적으로 접속시키는 제1신호배선;

제1신호배선 아래쪽에서 배선판을 관통하며, 제1신호배선에 연결된 제1끝단을 갖는 제1관통배선; 및

배선판의 뒤쪽에 형성되며, 제1관통배선의 제2끝단을 배선판의 뒤쪽에 있는 제2접촉단자에 전기적으로 접속시키는 제2신호배선을 포함하는 메모리모듈.
제9항에 있어서, 제1관통배선은 메모리의 제1외부단자 가까이에 위치되는 메모리모듈.
제9항에 있어서, 제1관통배선과 앞쪽에 있는 제1접촉단자 사이의 거리는 메모리의 외부단자 및 앞쪽에 있는 제1접촉단자 사이의 거리보다 더 긴 메모리모듈.
제9항에 있어서, 메모리는 임의접근메모리(RAM)인 메모리모듈.
제12항에 있어서,

배선판의 앞쪽에 부착되며, 제2외부단자를 갖는 버퍼;

배선판의 앞쪽에 형성되며, 배선판의 앞쪽에 있는 제3접촉단자를 제2외부단자에 전기적으로 연결시키는 제3신호배선;

제3신호배선 아래쪽에서 배선판을 관통하며, 제3신호배선에 연결된 제1끝단을 갖는 제2관통배선;

제2관통배선의 제2끝단을 배선판의 뒤쪽에 있는 제4접촉단자에 전기적으로 접속시키는 제4신호배선을 더 구비하는 메모리모듈.
제9항에 있어서, 메모리는 더블데이터레이트 동기식임의접근메모리(DDR-SDRAM)인 메모리모듈.
제9항에 있어서, 메모리는 4배데이터레이트 동기식의접근메모리(QDR-SDRAM)인 메모리모듈.
배선판의 앞쪽에 형성된 앞쪽접촉단자들 및 배선판의 뒤쪽에 형성된 뒤쪽접촉단자들을 갖는 배선판을 구비한 모듈에 있어서,

배선판의 앞쪽에 부착되며, 제1핀을 갖는 제1집적회로;

배선판의 앞쪽에 형성되며, 제1앞쪽접촉단자와 제1집적회로의 제1핀 사이에서 제1방향으로 신호경로를 제공하는 제1배선;

배선판의 뒤쪽에 형성되며, 제1뒤쪽접촉단자로부터 제1방향으로 신호경로를 제공하는 제2배선; 및

접촉단자들에 대해 제1방향으로 떨어져 위치되며 제1 및 제2배선들 사이에 신호경로를 제공하는 제1관통배선을 포함하는 모듈.
제16항에 있어서, 제1집적회로의 제1핀은 제1집적회로의 제1가장자리에 부착되며, 제1집적회로는 제1집적회로의 제2가장자리에 부착된 제2핀을 더 구비하며, 제2핀과 모듈의 앞쪽에 있는 접촉단자들 사이의 거리는 제1핀과 모듈의 앞쪽에 있는 접촉단자들 사이의 거리보다 더 길고, 버퍼가 적어도 하나의 접촉단자 및 제2핀 사이에 연결되는 모듈.
제16항에 있어서, 제1집적회로의 제1핀은 제1집적회로의 제1가장자리에 부착되며, 제1집적회로는 제1집적회로의 제2가장자리에 부착된 제2핀을 더 구비하고, 제2핀과 모듈의 앞쪽에 있는 접촉단자들 사이의 거리는 제1핀과 모듈의 앞쪽에 있는 접촉단자들 사이의 거리보다 더 길며, 모듈은,

배선판의 앞쪽에 부착되며, 제3핀 및 제4핀을 구비한 제2집적회로로서, 제3핀은 제2집적회로의 제1가장자리에 부착되며 제4핀은 제2집적회로의 제2가장자리에 부착되고, 제4핀과 모듈의 앞쪽에 있는 접촉단자들 사이의 거리는 제3핀과 모듈의 앞쪽에 있는 접촉단자들 사이의 거리보다 더 긴 제2집적회로;

배선판의 앞쪽에 형성되며, 제2앞쪽접촉 및 제1집적회로의 제2핀 사이에 신호경로를 제공하는 제3배선; 및

배선판의 뒤쪽에 형성되며, 제2뒤쪽접촉 및 제2집적회로의 제4핀 사이에 신호경로를 제공하는 제4배선을 더 구비하는 모듈.
제18항에 있어서, 제3배선의 일부 및 제4배선의 일부는 병렬로 배치된 모듈.
제19항에 있어서, 제3배선 및 제4배선 사이에 신호경로를 제공하는 제2관통배선을 더 구비하는 모듈.