KR100363381B1 - 반도체 칩, 반도체 인터페이스 회로, 반도체 칩의 회로보호 방법 및 그 보호 회로 - Google Patents

Abstract

본 발명의 보호 회로는 2-전력-공급원 CMOS 집적 회로에서 전력 공급원중 하나가 손실됨으로써 초래되는 불확실한 논리 레벨의 문제를 다룬다. 본 발명의 회로는 문제를 해결하기 위해 전력 공급 시퀀싱(power supply sequencing)의 전형적인 체계를 바꾸어 놓는다. 본 명세서에 개시된 회로는 코어 전압의 상태를 감지하여, 코어 전압이 오프인 것으로 감지되면 출력 드라이버를 디스에이블시킨다. 디스에이블된 드라이버는 고 임피던스 상태로 됨으로써, 손상을 일으키는 전위를 제거하고 전력 공급 시퀀싱의 필요성을 제거한다. 또한 본 발명은 정규 동작 동안에 집적 회로 코어 전압 VDD 전력 공급원의 갑작스런 손실로부터 보호해준다.

Description

반도체 칩, 반도체 인터페이스 회로, 반도체 칩의 회로 보호 방법 및 그 보호 회로{TWO-SUPPLY PROTECTION CIRCUIT}

본 발명은 전반적으로 집적 회로 분야에 관한 것이다. 보다 구체적으로, 본 발명은 집적 회로를 위한 2개의 공급원에 관한 것이며, 분할 레일(split-rail) 또는 이중 전력원(dual power supply)을 활용하는 상보형 금속 산화물 반도체(CMOS) 집적 회로를 위한 안정한 전력 공급원을 제공하는 방법을 개선 및 단순화시킨 것에 관한 것이다.

집적 회로 분야는 기술이 급속히 발전하는 분야이다. 집적 회로는 계속해서 장치 속도와 회로 밀도는 높이면서 소형화되고 있다. 반도체 기판 위에 내장되는 소형화된 장치들은 서로 근접하여 이격되어 있고, 집적 회로 밀도 즉, 단위 면적당 집적 회로의 수는 계속해서 상당히 증가하고 있다. 가장 높은 집적 회로 밀도는 전계 효과 트랜지스터(FETs)를 이용하여 달성된다. FET는 소스, 게이트, 드레인을 갖는 장치로서, 고 논리 신호 전압이 게이트에 인가되면, 소스에서 드레인으로 전류가 흐르게 되는 장치이다. 마찬자기로, FET는 저 논리 신호가 게이트가 인가될 때에는 소스와 드레인 사이에 전류가 흐르지 못하도록 한다.

집적 회로 밀도가 증가할수록, 기판상의 집적 회로들에 의해 소모되는 전력량도 그에 비례하여 증가한다. 전력 소모량은 관심의 대상인데, 그 이유는 칩 온도가 칩의 정격 동작 온도 한계보다 상승하는 것을 막기 위해 복잡한 열 싱크(heat sinks)와 회로 패키징이 요구되기 때문이다. 더 나아가, 집적 회로를 포함하는 많은 장치들이 전형적으로 축전형 전력(stored power)으로 동작한다. 예를 들면, 휴대용 컴퓨터는 배터리 전력으로 동작한다. 전력 소모가 증가할수록, 배터리 수명은 감소하고 전자 장치의 동작 수명도 단축된다. 그러므로, 주어진 집적 회로 밀도에 대해 전력 소모를 줄이는 것이 집적 회로 설계에서 중요하다.

이러한 전력 소모를 줄이는 한 가지 방법은 회로가 동작하는 전압을 줄이는 것이다. 그러나, 어떤 집적 회로들은 사전 정의된 특정 전압 레벨에서 동작하도록 설계되어 있기 때문에, 동작 전압 레벨을 감소시키면 호환성 문제가 발생한다. 예를 들면, 어떤 회로들이 저 전압 회로와 인터페이스할 수도 있고, 이러한 회로들은 전기-기계적 장치를 동작시키기 위해 고 전압 레벨에서 동작하는 것이 필요할 수도 있다. 또한, 현재의 집적 회로들중에는 새로운 저 전압 회로와 상호작용해야 함에도 불구하고 동작 전압을 변경시킬 수 없는 집적 회로도 많이 존재한다. 그러므로, 전력을 덜 소모하도록 집적 회로의 전압을 낮추면서도 현재의 다른 하드웨어와 상호 작용할 수 있도록 하기 위해, 몇몇 형태의 인터페이스 회로가 요구된다.

일반적으로, 종래 기술에서는 저 전압 레벨을 고 전압 논리 레벨로 변환하거나 그 역으로 변환하는 다양한 인터페이스 회로를 제공한다. 그 이유는 집적 회로에서 구현되는 논리 전압 레벨들은 일반적으로 감소하고 있기 때문이다.

많은 상보형 금속 산화물 반도체(CMOS) 집적 회로는 칩 하나 당 하나 이상의 전력 공급원을 필요로 한다. 이러한 설계는 본 기술 분야에서 "분할 레일 설계"로 알려져 있다. 예를 들면, 분할 레일 설계는 내부 혹은 코어 칩 전압 VDD이 입/출력(I/O) 인터페이스 전압이나 출력 드라이버 전압 OVDD가 아닌 다른 전압 레벨에서 동작할 때 활용된다. 집적 회로 코어 전압 VDD은 집적 회로 기술이나 혹은 칩의 전력 소모 요구 및 드라이버 출력 전압 OVDD에 의해 제한된다.

분할 레일 설계는 집적 회로 설계자와 시스템 설계자 양자에 의해 다루어져야 하는 많은 문제를 만든다. 적절히 동작하는 전형적인 분할 레일 집적 회로의 경우, 양자의 전력 공급원들은 파워 업 상태(powered up state)에 있어야 한다. 하나의 공급원은 오프(off) 상태인 반면 다른 공급원은 온(on) 상태일 때 다양한 문제들이 발생할 수 있다, 또한 두 개의 공급원이 파워 업되거나 파워 다운되는 시퀀스(sequence)가 변하는 순간에 문제들이 발생한다.

이러한 문제들 중 하나로서, 집적 회로 코어 전압 VDD가 오프 상태이고 출력 드라이버가 출력 드라이버 전압 OVDD을 지나 파워 업될 때에 문제가 발생한다.

이러한 상황에서, 출력 드라이버는 집적 회로 코어 전압 VDD으로부터 유도되는 집적 회로 코어로부터의 모든 제어 신호들을 손실할 것이다. 드라이버에 대한 어떠한 제어 신호도 없으므로, 드라이버의 출력단은 출력 패드(output pad)를 풀-업(pull up)시키는 것과 풀-다운(pull down)시키는 것을 동시에 하려고 노력할 수도 있다. 이러한 시나리오는 출력 드라이버 전압 OVDD에서 접지 전위까지의 높은 크로스오버 전류 효과(high crossover effect)의 특징을 갖는데, 이것은 칩 전체의 수 백개의 드라이버에 의해 증폭되어 영구적인 장비 손상을 유발한다.

본 발명은 코어 전압의 상태를 감지하여, 코어 전압이 오프인 것으로 감지될 때 출력 드라이버를 디스에이블링(disabling)시킴으로써, 종래의 문제를 해결한다. 디스에이블된 드라이버는 고 임피던스 상태로 되어, 손상을 주는 전위를 제거하고전력 공급 시퀀싱 요구의 필요성을 제거한다. 또한, 개시된 발명은 정규 동작 동안의 갑작스런 집적 회로 코어 전압 전력 공급원 VDD의 손실도 막아준다.

그러므로, 본 발명의 이점은, 반도체 칩으로서,

제 1 전압 콘택트(first voltage contact)와 접지 콘택트(ground contact)에 접속된 제 1 다수의 회로(first plurality of circuits)와,

제 2 전압 콘택트와 상기 접지 콘택트에 접속된 제 2 다수의 회로와,

상기 제 1 전압 콘택트와 상기 제 2 전압 콘택트에 접속되고, 출력 노드를 가지며, 상기 제 2 전압 콘택트에는 제 2 전압 공급원이 접속되지만 상기 제 1 전압 콘택트에는 어떠한 전압 공급원도 접속되지 않을 때 상기 출력 노드를 상기 접지 콘택트와 동일한 상태로 만듦으로써 동작하도록 되어 있는 디스에이블링 회로를 포함하되,

상기 제 2 다수의 회로중 적어도 하나는 상기 디스에이블링 회로의 상기 출력 노드에 접속되고, 상기 출력 노드가 상기 접지 콘택트와 동일한 상태로 될 때, 상기 제 2 다수의 회로중 상기 적어도 하나는 고 임피던스 상태가 되도록 되어있는

상기 반도체 칩을 제공하는 것이다.

본 발명의 다른 양상은, 반도체 칩에서 회로를 보호하는 방법으로서,

제 1 전압 콘택트와 접지 콘택트에 접속된 제 1 다수의 회로를 제공하는 단계와,

제 2 전압 콘택트와 상기 접지 콘택트에 접속된 제 2 다수의 회로를제공하는 단계와,

상기 제 1 전압 콘택트 및 상기 제 2 전압 콘택트에 접속되고, 출력 노드를 가지며, 상기 제 2 전압 콘택트에는 제 2 전압 공급원이 접속되지만 상기 제 1 전압 콘택트에는 어떠한 전압 공급원도 접속되지 않을 때 상기 출력 노드를 강제로 상기 접지 콘택트로 만듦으로써 동작하는 디스에이블링 회로를 제공 단계와,

상기 제 2 다수의 회로중 적어도 하나를 상기 디스에이블링 회로의 상기 출력 노드에 접속하는 단계를 포함하는

상기 회로 보호 방법을 제공하는 것이다.

본 발명의 이런 저런 목적, 특징 및 이점들은 첨부 도면에 예시된 것과 같은 이후의 본 발명의 더욱 자세한 바람직한 실시예의 설명에서 더 명확해질 것이다.

도 1은 종래 기술의 전형적인 레벨 시프팅 CMOS 출력 드라이버 회로의 개략도,

도 2는 본 발명의 바람직한 실시예에 따라, VDD 전압 공급원의 손실을 감지하는 입/출력(I/O) 보호 회로의 개략도.

도면의 주요 부분에 대한 부호의 설명

100 : 드라이버 회로 110 : 입력단

120 : 전치 드라이브단 130 : 출력단

140 : NAND 게이트 150 : NOR 게이트

200 : I/O 보호 회로 220 : 인버터단

본 발명의 바람직한 실시예는 다음의 도면들을 참조하여 상세히 설명될 것이다.

도 1을 참조하면, 동 도면에는 전술한 종래 기술의 문제점의 일 예가 예시되어 있다. 도 1에 도시된 드라이버 회로(100)는 전형적인 2-전력-공급 레벨-시프팅 CMOS 출력 드라이버 회로(two-power-supply level-shifting CMOS output driver circuit)를 예시한다. 드라이버 회로(100)는 입력단(110), 전치 드라이브단(120), 출력단(130)을 포함한다. 내부 집적 회로 코어 전압 VDD는 공칭 약 2.5V이고, 출력 드라이버 전압 OVDD는 공칭 액 3.3V이다. 제 1 입력 DATA은 드라이버 입력이고 제 2 입력 ENABLE은 출력단(130)을 고 임피던스 상태로 전환하는데 이용된다. 정규 동작하에서, 집적 회로 코어로부터 2.5V 논리 데이터가 드라이버 회로(100)의 DATA와 ENABLE 입력에 제공된다. 버퍼 B1, B2는 이 데이터를 2.5V 논리 레벨에서 3.3V 논리 레벨로 변환 혹은 레벨 시프트하여 버퍼 B3, B4로 각각 전달한다. 이 때부터 나머지 회로는 전치 드라이브단(120)과 출력단(130)을 포함하는 전형적인 3.3V 드라이버이다. 전치 드라이브단(120)은 드라이버 출력 전류의 변화율(di/dt)을 제어하는데 이용되는 NAND/NOR 전치 드라이브이다.

동작에 있어서, 3.3V 공급원 OVDD가 2.5V 공급원 VDD 이전에 파워-업할 때, 혹은 2.5V 공급원의 갑작스런 손실이 존재할 때, 다른 정규 동작동안에 드라이버 회로(100)의 입력 DATA, ENABLE의 논리 레벨은 불확실해진다. 그 이유는, 드라이버 회로(100)의 출력 장치인 트랜지스터 T9와 트랜지스터 T10이 3.3V 공급원에 의해 전력을 공급받으므로, 드라이버 회로(100)는 트랜지스터 T9, T10을 통해 3.3V에서부터 접지 전위까지의 전류를 공급할 수 있기 때문이다.

본 발명에 따르면, 드라이버 회로(100)의 입력(DATA, ENABLE)이 불확실해지는 것을 막는 신규한 방법은 2.5V 공급원의 손실을 감지하여 노드 N1, N5를 강제로 논리 0으로 만드는 것과 관련있다. 노드 N1, N5에서의 논리 0은 각각 버퍼 B3, B4에 대해서 유효한 입력으로서, 이들 버퍼가 계속해서 활성인 동안에는 3.3V 공급원에 의해 전력이 공급된다. 또한 버퍼 B3, B4의 출력도 논리 0이거나 혹은 접지 전위인데, 이 출력들은 NAND/NOR 전치 드라이브단(120)에 보내진다. 트랜지스터 T1,T2, T3, T4는 전치 드라이브단(120)의 NAND 게이트(140)를 형성하여, 출력 P-채널 전계 효과 트랜지스터(PFET) T9를 제어한다. 트랜지스터 T1와 T4의 게이트에서의 0 논리 레벨은, 트랜지스터 T2, T3의 게이트의 불확실한 전압과 무관하게, NAND 게이트(140)의 출력을 트랜지스터 T9의 게이트에서 강제로 3.3V로 만든다. 트랜지스터 T9의 게이트의 3.3V 레벨은 출력 PFET 트랜지스터 T9를 차단시켜서 이 장치를 통해 어떠한 전류도 흐르지 못하도록 만든다.

버퍼 B3, B4의 출력에 강제된 0 논리 레벨은 또한 인버터 I1을 통해 트랜지스터 T5, T6, T7, T8을 포함하는 전치 드라이브(120)의 NOR 게이트(150)에도 공급된다. 인버터 I1은 3.3V 공급원으로부터 전력이 공급되므로, 이것은 트랜지스터 T5, T8의 게이트를 강제로 3.3V (고) 논리 레벨로 만든다. 이것은 차례로 트랜지스터 T6, T7의 게이트의 불확실한 전압과 무관하게 NOR 게이트(150)의 출력을 접지 전위로 만든다. 트랜지스터 T10의 게이트는 접지 전위이고, 이것은 트랜지스터 T10을 턴 오프시켜서 이 장치를 통해 어떠한 전류도 흐르지 못하도록 만든다. 트랜지스터 T9, T10가 둘 다 턴 오프이므로, 드라이버 회로(100)는 진 고 임피던스 상태(a true high impedance state)가 되어, 3.3V 공급원 OVDD로부터 접지까지 혹은 신호 접속 패드(PDA)(160)로부터 접지까지 혹은 3.3V 공급원 OVDD로부터 PDA(160)까지의 모든 크로스오버 전류를 차단한다.

도 2는 본 발명에 따라 VDD 손실을 감지하는 I/O 보호 회로(200)를 도시하는데, 이것은 2.5V 공급원 VDD의 손실을 감지하여, 노드 N1, N5를 강제로 논리 0 또는 접지 전위로 만든다. 도 2의 보호 회로(200)는 다음과 같이 동작한다. 트랜지스터 TN1, TN2는 2 다이오드-접속 N-채널 FETs(NFETs)이다. 트랜지스터 TN1, TN2의 기능은 노드 N3의 최대 전압을 OVDD에서 VDD 이하의 전압 레벨로 떨어뜨리는 것이다. 이것은 트랜지스터 TP1의 게이트가 VDD로 유지될 때 TP1가 확실히 오프되도록 할 것이다. 또한 트랜지스터 TP1의 N웰(N-well)은 노드 N3에 묶여있다.

정규 기능 모드에서, VDD는 파워 업된다. 이 경우, 트랜지스터 TP1, TN3은 그 입력 혹은 게이트가 VDD에 묶여 있는 인버터를 구성한다. VDD에 파워 업되면, 인버터의 입력은 하이 상태가 되고, 이것은 트랜지스터 TP1을 오프시키고 트랜지스터 TN3은 온시킨다. 트랜지스터 TN3은 트랜지스터 TN4, TN5의 게이트를 풀-다운시킴으로써 TN4, TN5를 차단한다. TN4, TN5가 오프되면, 노드 N1, N5는 플로팅 상태로 되어, 도 1에 도시된 드라이버 회로(100)에 아무런 영향도 미치지 않는다.

VDD 공급원이 접지 전위로 떨어지거나 턴 온에 실패하는 오작동 모드에서는, TP1과 TN3으로 형성된 인버터단(220)의 입력이 접지 상태이다. 이것은 트랜지스터 TN3을 턴 오프시키고, 트랜지스터 TP1은 턴 온시켜서, 트랜지스터 TN4와 TN5의 게이트를 노드 N3의 전압 레벨까지 풀-업시킨다. 다시 이것은 트랜지스터 TN4 및 TN5를 턴 온시키고, 노드 N1, N5를 풀-다운시켜서, 도 1의 드라이버 회로(100)의 설명에서 전술한 것처럼 드라이버 회로(100)를 강제로 고 임피던스 상태로 만든다.

드라이버 회로(100)를 강제로 고 임피던스 상태로 만들기 위해 노드 N1을 풀-다운시키는 트랜지스터 TN4의 영향은 TN5의 적용없이 그 자체로도 충분함을 유의하자. 또한, 노드 N5를 풀-다운시키는 트랜지스터 TN5의 영향은 2.5V 공급원의 손실이 감지될 때 버퍼 B4의 입력을 강제로 논리 0의 안정한 상태로 만드는 것이다. 이러한 상태(즉, 버퍼 B4가 논리 0의 안정한 상태에 있는 것)는 버퍼 B4가 플로팅 상태로 되어 이 버퍼 B4에서 불필요한 전력이 소모되는 것을 막아준다.

이러한 보호 회로(200)(도 2 참조)는 노드 N3이 최소 VDD 전압 레벨 아래로 유지되기 때문에 0의 DC 전력을 소모한다. VDD와 OVDD의 전압 범위에 따라 더 많은 혹은 더 적은 다이오드 접속 NFETs가 이용될 수도 있을 것이다. 도 2에 예시된 보호 회로(200)는 약 2.5V의 공칭 VDD값과 약 3.3V의 공칭 OVDD값에 대한 본 발명의 바람직한 실시예를 설명하고 있다. 도 2에 TN1과 TN2로 도시된 다이오드-접속 NFETs의 수를 더하거나 감하여서 더 높은 혹은 더 낮은 값의 VDD와 OVDD를 수용하도록 이 보호 회로에 대해 약간의 수정이 행해질 수 있다.

본 발명의 바람직한 특정 실시예가 예시를 위해 본 명세서에서 설명되었을지라도, 당업자라면 많은 수정과 변형이 본 발명의 사상과 범주를 이탈하지 않으면서 행해질 수 있음을 쉽게 알 것이다. 따라서, 첨부된 특허 청구 범위는 이러한 수정과 변형까지도 모두 본 발명의 사상과 범주내에 속하는 것으로 포함하도록 의도되었다.

따라서, 본 발명에 따르면, 2-전력-공급원 CMOS 집적 회로에서 전력 공급원중 하나가 손실됨으로써 초래되는 불확실한 논리 레벨의 문제를 해결함과 동시에 전력 소모량도 적은 보호 회로가 제공된다.

Claims (12)

1. 반도체 칩에 있어서,

   제 1 전압 콘택트(first voltage contact)와 접지 콘택트(ground contact)에 접속된 제 1 다수의 회로(first plurality of circuits)와,

   제 2 전압 콘택트와 상기 접지 콘택트에 접속된 제 2 다수의 회로와,

   상기 제 1 전압 콘택트와 상기 제 2 전압 콘택트에 접속되고, 출력 노드를 가지며, 상기 제 2 전압 콘택트에는 제 2 전압 공급원이 접속되지만 상기 제 1 전압 콘택트에는 어떠한 전압 공급원도 접속되지 않을 때 상기 출력 노드를 상기 접지 콘택트와 동일한 상태로 만듦으로써 동작하도록 되어 있는 디스에이블링 회로(disabling circuit)를 포함하되,

   상기 제 2 다수의 회로중 적어도 하나는 상기 디스에이블링 회로의 상기 출력 노드에 접속되고, 상기 출력 노드가 상기 접지 콘택트와 동일한 상태로 될 때, 상기 제 2 다수의 회로중 상기 적어도 하나는 고 임피던스 상태가 되도록 되어있는

   반도체 칩.
2. 제 1 항에 있어서,

   상기 제 1 및 제 2 다수의 회로는 상보형 금속 산화물 반도체(CMOS) 트랜지스터로 구현되는 반도체 칩.
3. 제 1 항에 있어서,

   상기 제 1 전압 콘택트는 약 2.5 볼트의 공칭 전압 상태인 반도체 칩.
4. 제 1 항에 있어서,

   상기 제 2 전압 콘택트는 약 3.3 볼트의 공칭 전압 상태인 반도체 칩.
5. 저 전압 논리 레벨을 고 전압 논리 레벨로 변환하거나 그 반대로 변환하는 반도체 인터페이스 회로에 있어서,

   제 1 전압 콘택트와,

   제 2 전압 콘택트와

   접지 콘택트와,

   상기 제 1 및 제 2 전압 콘택트의 전압 레벨을 감시하는 감지 회로와,

   출력 노드를 가지며, 상기 제 2 전압 콘택트에는 제 2 전압 공급원이 접속되지만 상기 제 1 전압 콘택트에는 어떠한 전압 공급원도 접속되지 않을 때, 상기 출력 노드를 강제로 접지 콘택트의 접지 전위로 만들도록 되어 있는 디스에이블링 회로를 포함하여,

   상기 출력 노드가 상기 접지 콘택트의 상기 접지 전위와 동일한 상태로 될때, 고 임피던스 상태가 되도록 되어 있는

   반도체 인터페이스 회로.
6. 반도체 칩에서 회로를 보호하는 방법에 있어서,

   제 1 전압 콘택트와 접지 콘택트에 접속된 제 1 다수의 회로를 제공하는 단계와,

   제 2 전압 콘택트와 상기 접지 콘택트에 접속된 제 2 다수의 회로를 제공하는 단계와,

   상기 제 1 전압 콘택트 및 상기 제 2 전압 콘택트에 접속되고, 출력 노드를 가지며, 상기 제 2 전압 콘택트에는 제 2 전압 공급원이 접속되지만 상기 제 1 전압 콘택트에는 어떠한 전압 공급원도 접속되지 않을 때, 상기 출력 노드를 강제로 상기 접지 콘택트로 만듦으로써 동작하는 디스에이블링 회로를 제공 단계와,

   상기 제 2 다수의 회로중 적어도 하나를 상기 디스에이블링 회로의 상기 출력 노드에 접속하는 단계를 포함하는

   회로 보호 방법
7. 제 6 항에 있어서,

   상기 출력 노드가 상기 접지 콘택트와 동일한 상태로 될 때, 상기 제 2 다수의 회로의 적어도 하나가 고임피던스 상태가 되도록 하는 단계를 더 포함하는 회로 보호 방법.
8. 2-공급원 입/출력 보호 회로에 있어서,

   데이터 입력과 인에이블 입력을 갖는 드라이버 입력단(driver input stage)과,

   NAND 게이트와 NOR 게이트를 포함하는 전치 드라이브단(pre-drive stage)을 구비하며, 상기 입력단의 출력과 동작적으로(operationally) 접속되어 있는 디스에이블링단(disabling stage)과,

   상기 전치 드라이브단의 출력과 동작적으로 접속되어 있는 출력단과,

   동작적으로 서로 접속되어 있는 인버터단(inverter stage)과 전압 강하단(voltage drop stage)을 구비하며, 상기 입력단과 동작적으로 접속되어 있는 감지단(sensing stage)을 포함하는

   보호 회로.
9. 제 8 항에 있어서,

   상기 인버터단은,

   p-채널 전계 효과 트랜지스터(PFET)인 제 1 트랜지스터와,

   n-채널 전계 효과 트랜지스터(NFET)인 제 2 트랜지스터를 포함하는

   보호 회로.
10. 제 8 항에 있어서,

    상기 전압 강하단은 다수의 다이오드 접속 트랜지스터(a plurality of diode-connected transistors)를 포함하는 보호 회로.
11. 제 8 항에 있어서,

    상기 전압 강하단은, 상기 전압 강하단의 출력의 전압 레벨이 상기 인버터단의 입력의 최소값 미만이 되도록 전압 강하를 제공하는 보호 회로.
12. 제 8 항에 있어서,

    상기 출력단은 고 임피던스 상태로 전환가능(switchable)한 보호 회로.