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KR100358126B1 - 트랜지스터제조방법 - Google Patents

트랜지스터제조방법 Download PDF

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KR100358126B1
KR100358126B1 KR1019950053169A KR19950053169A KR100358126B1 KR 100358126 B1 KR100358126 B1 KR 100358126B1 KR 1019950053169 A KR1019950053169 A KR 1019950053169A KR 19950053169 A KR19950053169 A KR 19950053169A KR 100358126 B1 KR100358126 B1 KR 100358126B1
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KR
South Korea
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gate
forming
doped region
film
impurity doped
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Application number
KR1019950053169A
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English (en)
Inventor
황준
Original Assignee
주식회사 하이닉스반도체
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 전계효과 트랜지스터 제조방법에 관한 것으로, 반도체기판에 소자분리막을 형성하는 제 1 단계 ; 상기 제 1 단계의 구조 상부에 게이트 절연막, 게이트전도막, 질화막을 차례로 형성하는 제 2 단계; 상기 질화막, 게이트 전도막, 게이트 절연막을 식각하여 게이트패턴을 형성하는 제 3 단계; 상기 게이트 패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체기판에 제 1 불순물 도핑영역을 형성하는 제 4 단계; 상기 게이트패턴의 측벽에 접하는 질화막스페이서를 형성하는 제 5 단계; 상기 절연막스페이서의 하부를 포함한 상기 제 1 불순물 도핑영역의 표면에 산화막을 성장시키는 제 6 단계 ; 상기 절연막스페이서 양측의 상기 산화막을 이방성식각하여 상기 절연막 스페이서와 상기 제1 불순물 도핑영역 사잉에 상기 산화막을 잔류시키는 제 7 단계 ; 및 상기 제 1 불순물 도핑영역에 불순물을 이온주입하여 상기 제 1 불순물 도핑영역에 접하는 제 2 불순물 도핑영역을 형성하는 제 8 단계를 포함하여 이루어지며, 본 발명은 게이트 오버랩 캐패시턴스를 감소시킴으로써 임계전압이 크게 낮아지며, 접합 캐패시턴스를 감소시킴으로써 소자의 동작 속도를 증대시킬 수 있고, 게이트 가장자리 부분에 산화막을 형성함으로써 게이트 도핑물질의 게이트산화막으로의 침투를 효과적으로 막아 임계전압의 안정화를 기할 수 있다.

Description

트랜지스터 제조 방법
본 발명은 반도체 제조 기술에 관한 것으로, 특히 게이트/드레인 간의 오버랩 캐패시턴스 및 접합캐패시턴스를 낮추어 고속 구동력(high drivability)를 갖는 트랜지스터 제조 방법에 관한 것이다.
최근 들어 고집적 VLSI에서는 저전압 구동(Low Voltage Operation)을 위해서 낮은 임계전압(Low Treshold Voltage)을 구현하는 것을 필요로 하고 있다.
이를 위해, 종래기술에 따른 N-채널 MOSFET에서는 n+불순물이 도핑된 게이트 전극을 사용하며, P-채널 MOSFET에서는 p+불순물이 도핑된 게이트를 사용하여 왔다.
그러나 p+불순물이 도핑된 게이트의 경우 p+불순물인 보론(Boron)이 게이트산화막 내부로 침투해 들어감으로 인해 임계전압이 불안정해지는 문제점이 발생하고 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 인출된 본 발명은 게이트 도핑물질이 게이트산화막 내부로 침투하는 것을 방지하여 임계전압을 안정화할 수 있는 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 게이트 오버랩 캐패시턴스를 감소시킴으로써 낮은 임계전압을 갖도록 하는 트랜지스터 제조방법을 제공하는 데 그 목적이 있다.
또한, 본 발명은 접합 캐패시턴스를 감소시킴으로써 고속 동작가능한 트랜지스터 제조방법을 제공함을 다른 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판에 소자분리막을 형성하는 제 1 단계; 상기 제 1 단계의 구조 상부에 게이트절연막 게이트전도막, 질화막을 차례로 형성하는 제 2 단계 ; 상기 질화막 게이트전도막 게이트 절연막을 식각하여 게이트패턴을 형성하는 제 3 단계; 상기 게이트패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체기판에 제 1 불순물 도핑영역을 형성하는 제 4 단계; 상기 게이트패턴의 측벽에 접하는 질화막스페이서를 형성하는 제 5 단계; 상기 절연막스페이서의 하부를 포함한 상기 제1 불순물 도핑영역의 표면에 산화막을 성장시키는 제 6 단계; 상기 절연막스페이서 양측의 상기 산화막을 이방성식각하여 상기 절연막스페이서와 상기 제1 불순물 도핑영역 사이에 상기 산화막을 잔류시키는 제 7 단계; 및 상기 제 1 불순물 도핑영역에 불순물을 이온주입하여 상기 제 1 불순물 도핑영역에 접하는 제 2 불순물 도핑영역을 형성하는 제 8 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제 1A 도 내지 제 1E 도를 참조하여 본 발명의 실시예를 상술한다.
제 1A도 내지 제 1E 도는 본 발명의 일 실시예에 따라 p+불순물이 도핑된 게이트를 갖는 저도핑 드레인(Lightly Doped Drain) 구조의 트랜지스터의 제조 공정 단면도이다.
먼저, 제 1A 도에 도시된 바와같이 실리콘기판(1)에 필드산화막(2)을 형성하여 필드영역과 활성영역을 절연분리한 다음, 게이트산화막(3) 게이트폴리실리콘막(4), 질화막(5)을 차례로 형성한다. 이때, 상기 질화막(5)은 200 내지 1500Å 두께로 형성한다. 계속해서, 상기 질화막(5) 상부에 게이트 패터닝을 위한 마스크로 사용될 감광막패턴(6)을 형성한다.
이어서, 제 1B 도에서 상기 감광막패턴(6)을 식각마스크로 사용하여 하부의 상기 질화막(5), 게이트폴리실리콘막(4), 게이트산화막(5)을 차례로 식각하여 게이트패턴을 형성한 다음 상기 감광막패턴(6)을 제거한 후, 상기 게이트패턴 양측의상기 실리콘기판(1)에 p-불순물을 이온주입하여 p-영역(P-)을 형성한다.
다음으로 상기 구조 전체 상부에 질화막을 증착한 다음, 건식식각하여 형성된 상기 게이트패턴 측벽에 질화막스페이서(7)를 형성하여 제 1C도와 같은 패턴을 형성한다. 이 때의 질화막스페이서(7) 두께는 상기 질화막(5)의 두께와 동일한 200 내지 1500Å 두께로 형성한다.
계속해서, 제 1D도에 도시된 바와같이 상기 필드산화막(2) 및 이온 주입된 p-영역 상부에 산화막(8)을 200 내지 1000Å 두께로 성장시킨다. 이때, 상기 절연막스페이서(7) 하부를 포함하는 상기 p-영역 표면에 산화막(8)이 성장됨을 알 수 있다.
끝으로, 제 1E 도에 도시된 바와같이 상기 산화막(8)을 이방성식각한 후, 노출된 p-영역 상부로 p+불순물을 이온주입하여 p+영역을 형성함으로써, 본 발명에 의한 전계효과 트랜지스터 형성공정을 완료한다. 이때, 상기 질화막스페이서(7) 하부에 산화막(8)을 남겨두므로써 게이트 오버랩 캐패시턴스가 감소함을 알 수 있다.
상기와 같이 이루어지는 본 발명은 게이트 오버랩 캐패시턴스를 감소시킴으로써 임계전압이 크게 낮아지며 접합 캐패시턴스를 감소시킴으로써 소자의 동작속도를 증대시킬 수 있다.
또한, 게이트 가장자리 부분에 산화막을 형성함으로써 게이트 도핑물질의 게이트산화막으로의 침투를 효과적으로 맏아 임계전압의 안정화를 기할 수 있다.
제 1A도 내지 제 1E도는 본 발명의 일 실시예에 따른 트랜지스터 제조 과정을 나타낸느 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 게이트산화막 4 : 게이트폴리실리콘막
5 : 질화막 6 : 감광막패턴
7 : 질화막스페이서 8 : 산화막

Claims (5)

  1. 반도체 소자 제조 방법에 있어서,
    반도체기판에 소자분리막을 형성하는 제 1 단계;
    상기 제 1 단계의 구조 상부에 게이트절연막, 게이트전도막, 질화막을 차례로 형성하는 제 2 단계;
    상기 질화막, 게이트전도막, 게이트절연막을 식각하여 게이트패턴을 형성하는 제 3 단계;
    상기 게이트패턴을 마스크로 이용한 불순물 이온주입으로 상기 반도체기판에 제 1 불순물 도핑영역을 형성하는 제 4 단계;
    상기 게이트패턴의 측벽에 접하는 질화막스페이서를 형성하는 제 5 단계;
    상기 절연막스페이서의 하부를 포함한 상기 제 1 불순물 도핑영역의 표면에 산화막을 성장시키는 제 6 단계;
    상기 절연막스페이서 양측의 상기 산화막을 이방성식각하여 상기 절연막스페이서와 상기 제1 불순물 도핑영역 사이에 상기 산화막을 잔류시키는 제 7 단계; 및
    상기 제 1 불순물 도핑영역에 불순물을 이온주입하여 상기 제 1 불순물 도핑영역에 접하는 제 2 불순물 도핑영역을 형성하는 제 8 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 상기 질화막은
    200 내지 1500Å 두께로 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  3. 제 1 항에 있어서, 상기 제 4 단계는
    저농도 p형 불순물을 이온주입함으로써 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
  4. 제 1 항에 있어서, 상기 산화막은
    200 내지 1000Å 두께로 형성되는 것을 특징으로 하는 트랜지스터 제조방법.
  5. 제 1 항에 있어서, 상기 제 8 단계는
    고농도 p형 불순물을 이온주입함으로써 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
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Citations (1)

* Cited by examiner, † Cited by third party
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JPS6390853A (ja) * 1986-10-06 1988-04-21 Hitachi Ltd 半導体装置

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* Cited by examiner, † Cited by third party
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JPS6390853A (ja) * 1986-10-06 1988-04-21 Hitachi Ltd 半導体装置

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