KR100343380B1

KR100343380B1 - 전압 레벨 검출회로 및 이를 이용한 전압 발생회로

Info

Publication number: KR100343380B1
Application number: KR1020000061574A
Authority: KR
Inventors: 임규남
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-10-19
Filing date: 2000-10-19
Publication date: 2002-07-15
Anticipated expiration: 2020-10-19
Also published as: KR20020030583A; US20020060561A1; US6577166B2

Abstract

본 발명은 전압 레벨 검출회로 및 이를 이용한 전압 발생회로를 공개한다. 그 회로는 전원전압과 중간 노드사이에 직렬 연결되어 입력되는 고전압에 대응하는 제1전류를 발생하기 위한 제1전류 발생회로, 중간 노드와 접지전압사이에 연결되어 궤환 전압에 대응하는 제2전류를 발생하기 위한 제2전류 발생회로, 중간 노드의 전압과 기준전압의 차를 증폭하여 궤환 전압을 발생하기 위한 차동 증폭회로, 및 궤환 전압을 반전하고 버퍼하여 전압 검출신호를 발생하기 위한 인버터로 구성되어 있다. 따라서, 전압 레벨 검출회로의 트립 전압이 공정 변화에 의해서 변화되더라도 궤환 출력전압의 레벨의 변화가 거의 없는 안정적인 전압을 발생할 수 있다.

Description

전압 레벨 검출회로 및 이를 이용한 전압 발생회로{voltage level detecter and voltage generator using this detecter}

본 발명은 전압 발생회로에 관한 것으로, 특히 장치 외부로부터 인가되는 전압보다 높거나 낮은 전압을 발생할 수 있는 전압 레벨 검출회로 및 이를 이용한 전압 발생회로에 관한 것이다.

일반적으로 배터리를 전원으로 사용하는 장치들은 배터리 전원보다 높은 전압을 내부적으로 발생하기 위한 고전압 발생회로를 구비하고 있다.

또한, 일반적인 반도체 메모리 장치는 외부에서 인가되는 전원전압보다 높은 레벨의 고전압 및 외부에서 인가되는 접지전압보다 낮은 레벨의 기판전압을 발생하기 위한 고전압 및 기판전압 발생회로를 구비하고 있다.

일반적인 고전압 및 기판전압 발생회로는 전압 레벨 검출회로, 발진기, 및 승압 회로로 구성되어 있다.

전압 레벨 검출회로는 출력되는 전압의 레벨이 원하는 전압 레벨보다 낮은지, 또는 높은지를 검출하여 전압 검출신호를 발생한다. 발진기는 전압 검출신호에 응답하여 펄스신호를 발생한다. 승압 회로는 펄스신호에 응답하여 전압의 레벨을 원하는 전압 레벨로 승압한다.

즉, 전압 발생회로는 원하는 전압을 발생하기 위하여 항상 동작하는 것이 아니라 전압 레벨 검출회로에 의해서 발생되는 전압이 원하는 전압보다 낮아지거나 높아졌음이 검출되었을 경우에만 동작한다.

그런데, 전압 발생회로는 전압 레벨 검출회로의 동작 속도 및 승압 회로의 캐패시턴스에 따라서 소정의 진폭과 주기를 가진 삼각 파형의 전압을 발생한다.

그리고, 이때 발생되는 삼각 파형의 전압은 승압 회로를 구성하는 캐패시터의 캐패시턴스와 부하 캐패시턴스에 의해서 달라지게 되는데, 삼각 파형의 진폭이 커지게 되는 경우에는 테스트시에 측정되는 전압의 레벨이 달라질 수 있다.

또한, 전압 레벨 검출회로의 전압 검출 레벨이 공정 변화에 따라 변화하게 되는데 전압 검출 레벨이 조금 변화하더라도 전압 발생회로의 출력전압, 즉, 전압 레벨 검출회로로 입력되는 전압은 크게 변화하게 된다.

따라서, 전압 발생회로가 안정적인 출력 전압을 발생할 수 없으며, 전압 레벨 검출회로의 동작 속도가 느려지게 된다는 문제점이 있었다.

본 발명의 목적은 공정 변화에 따라 전압 검출 레벨이 변화하더라도 궤환 입력되는 전압의 레벨을 안정화할 수 있는 전압 레벨 검출회로를 제공하는데 있다.

본 발명의 다른 목적은 궤환 입력되는 전압의 레벨 변동폭을 줄임으로써 동작 속도를 개선할 수 있는 전압 레벨 검출회로를 제공하는데 있다.

본 발명의 또 다른 목적을 상기 목적과 다른 목적을 달성하기 위한 전압 레벨 검출회로를 이용한 전압 발생회로를 제공하는데 있다.

상기 목적과 다른 목적을 달성하기 위한 본 발명의 전압 레벨 검출회로의제1형태는 전원전압과 중간 노드사이에 직렬 연결되어 입력되는 고전압에 대응하는 제1전류를 상기 중간 노드로 발생하기 위한 제1전류 발생수단, 상기 중간 노드와 접지전압사이에 연결되어 궤환 전압에 대응하는 제2전류를 발생하기 위한 제2전류 발생수단, 상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하기 위한 차동 증폭 수단, 및 상기 궤환 전압을 입력하여 전압 검출신호를 발생하기 위한 전압 검출신호 발생수단을 구비하는 것을 특징으로 한다.

상기 목적과 다른 목적을 달성하기 위한 본 발명의 전압 레벨 검출회로의 제2형태는 중간 노드와 접지전압사이에 연결되어 입력되는 저전압에 대응하는 제1전류를 발생하기 위한 제1전류 발생수단, 전원전압과 상기 중간 노드사이에 연결되어 궤환 전압에 대응하는 제2전류를 상기 중간 노드로 발생하기 위한 제2전류 발생수단, 상기 중간 노드와 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하기 위한 차동 증폭수단, 및 상기 궤환 전압을 입력하여 전압 검출신호를 발생하기 위한 전압 검출신호 발생수단을 구비하는 것을 특징으로 한다.

상기 또 다른 목적을 달성하기 위한 본 발명의 전압 레벨 검출회로를 이용한 전압 발생회로의 제1형태는 궤환 출력전압을 입력하여 상기 궤환 출력전압에 대응하는 제1전류를 중간 노드로 흐르게 하고 궤환 전압에 대응하는 제2전류를 접지전압으로 흐르게 하기 위한 전류 발생수단, 상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하고 상기 궤환 전압을 반전하고 버퍼하여 전압 검출신호를 발생하기 위한 전압 검출수단, 상기 전압 검출수단의 출력신호에 응답하여 펄스 신호를 발생하기 위한 발진 수단, 및 상기 펄스 신호에 응답하여 상기궤환 출력전압을 승압하기 위한 승압 수단을 구비하는 것을 특징으로 한다.

상기 또 다른 목적을 달성하기 위한 본 발명의 전압 레벨 검출회로를 이용한 전압 발생회로의 제2형태는 궤환 출력전압을 입력하여 상기 궤환 출력전압에 대응하는 제1전류를 접지전압으로 흐르게 하고 궤환 전압에 대응하는 제2전류를 중간 노드로 흐르게 하기 위한 전류 발생수단, 상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하고 상기 궤환 전압을 반전하고 버퍼하여 전압 검출신호를 발생하기 위한 전압 검출수단, 상기 전압 검출수단의 출력신호에 응답하여 펄스 신호를 발생하기 위한 발진 수단, 및 상기 펄스 신호에 응답하여 상기 궤환 출력전압을 승압하기 위한 승압 수단을 구비하는 것을 특징으로 한다.

도1은 종래의 반도체 메모리 장치의 고전압 검출회로의 실시예의 블록도이다.

도2는 도1에 나타낸 고전압 레벨 검출회로의 실시예의 회로도이다.

도3은 도1에 나타낸 발진기의 실시예의 회로도이다.

도4는 도1에 나타낸 승압 회로의 실시예의 회로도이다.

도5는 종래의 반도체 메모리 장치의 기판 전압 발생회로의 실시예의 블록도이다.

도6은 종래의 기판 전압 레벨 검출회로의 실시예의 회로도이다.

도7은 종래의 기판전압 발생회로의 발진기의 실시예의 회로도이다.

도8은 종래의 기판 전압 발생회로의 승압 회로의 실시예의 회로도이다.

도9는 본 발명의 고전압 레벨 검출회로의 일실시예의 회로도이다.

도10은 본 발명의 고전압 레벨 검출회로의 다른 실시예의 회로도이다.

도11은 반도체 메모리 장치의 번-인 테스트시에 고전압 발생회로의 외부 전원전압(VEXT)의 변화에 대한 고전압(VPP)의 변화를 나타내는 그래프이다.

도12는 본 발명의 전압 레벨 검출회로의 또 다른 실시예의 회로도이다.

도13은 본 발명의 기판 전압 레벨 검출회로의 실시예의 회로도이다.

도14는 본 발명의 기판 전압 레벨 검출회로의 다른 실시예의 회로도이다.

이하, 첨부한 도면을 참고로 하여 본 발명의 전압 레벨 검출회로 및 이를 이용한 전압 발생회로를 설명하기 전에 종래의 반도체 메모리 장치의 고전압 발생회로 및 기판 전압 발생회로를 설명하면 다음과 같다.

도1은 종래의 반도체 메모리 장치의 고전압 검출회로의 실시예의 블록도로서, 고전압 레벨 검출회로(10), 발진기(12), 및 승압 회로(14)로 구성되어 있다.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

고전압 레벨 검출회로(10)는 고전압(VPP)의 레벨이 낮아지면 고전압 검출신호(VPPS)를 발생한다. 발진기(12)는 고전압 검출신호(VPPS)에 응답하여 펄스신호(VPPSS)를 발생한다. 승압 회로(14)는 펄스신호(VPPSS)에 응답하여 고전압(VPP)을 승압한다.

도2는 도1에 나타낸 고전압 레벨 검출회로의 실시예의 회로도로서, PMOS트랜지스터(P1), NMOS트랜지스터들(N1, N2, N3), 및 인버터(I1)로 구성되어 있다.

내부 전원전압(VINT)과 노드(A)사이에 직렬 연결되고 접지전압과 고전압(VPP)이 각각 인가되는 게이트를 가진 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1), 노드(A)와 접지전압사이에 직렬 연결되고 내부 전원전압(VINT)과 고전압(VPP)이 인가되는 게이트를 가진 NMOS트랜지스터들(N2, N3), 및 노드(A)의 신호를 반전하고 버퍼하여 고전압 검출신호(VPPS)를 발생하기 위한 인버터(I1)로 구성되어 있다.

도2에 나타낸 PMOS트랜지스터(P1), 및 NMOS트랜지스터들(N1, N2, N3)은 전압 폴로워를 구성한다.

도2에 나타낸 회로의 동작을 설명하면 다음과 같다.

NMOS트랜지스터들(N1, N3)의 상호 컨덕턴스(transconductance)를 각각 gm1, gm2이라 하고, NMOS트랜지스터(N1)를 통하여 흐르는 전류를 i라고 가정하여 설명하면 다음과 같다.

고전압(VPP)이 △VPP만큼 상승하였을 경우에 노드(A)의 전압 변동율(△Vnode A)은 △i/gm2로 나타낼 수 있고, 전류(i)의 변동율(△i)은 gm1×(△VPP-△Vnode A)으로 나타낼 수 있다.

그러면, 고전압(VPP)의 변동율(△VPP)에 대한 노드(A)의 전압의 변동율(△Vnode A)인 전압 이득(Av)은 gm1/gm1+gm2으로 나타내어진다. 즉, △Vnode A/△VPP= gm1/(gm1+gm2)가 된다. 또한, 이 식은 1/1+(gm2/gm1)으로 나타낼 수 있다.

따라서, 도2에 나타낸 전압 폴로워의 전압 이득(Av)은 분모의 값이 분자의 값보다 작을 수 없으므로 항상 1보다 작은 값을 가지게 된다.

일반적으로, 전압 폴로워의 전압 이득(Av)은 0.1 내지 0.4의 값을 가지도록 설계된다.

인버터(I1)는 노드(A)의 전압이 인버터(I1)의 트립 전압보다 낮으면 "하이"레벨의 고전압 검출신호(VPPS)를 발생하고, 높으면 "로우"레벨의 고전압 검출신호(VPPS)를 발생한다.

그런데, 도2에 나타낸 종래의 고전압 레벨 검출회로는 공정 변화에 따라 인버터(I1)의 트립 전압, 즉, 전압 검출 레벨이 설계된 레벨에서 조금만 벗어나게 되더라도 고전압(VPP)이 크게 변화하게 됨으로써 정확한 고전압을 발생할 수 없다는 문제점이 있었다.

예를 들어 설명하면, 고전압 레벨 검출회로의 전압 폴로워의 전압 이득이 0.4로 설정되고, 4V의 고전압(VPP)을 발생하기 위하여 인버터(I1)의 트립 전압이 1.5V로 설계되어 있는 경우를 가정하여 설명하면 다음과 같다.

만일, 공정 변화에 의해서 트립 전압이 1.6V로 변화하게 되면 고전압(VPP)은 4.25V로 증가하게 되고, 트립 전압이 1.7V로 변화하게 되면 고전압(VPP)은 4.5V로 증가하게 된다.

따라서, 종래의 고전압 레벨 검출회로는 공정 변화에 의한 인버터(I1)의 트립 전압의 변화량보다 고전압(VPP)의 레벨 변화량이 더 커지게 됨으로써 정확한 고전압(VPP)을 발생할 수 없었다.

도3은 도1에 나타낸 발진기의 실시예의 회로도로서, 인버터들(I2, I3, I4, I5, I6), NMOS트랜지스터(N4), 및 PMOS트랜지스터(P1)로 구성되어 있다.

즉, 도3에 나타낸 발진기는 5개의 인버터들(I2, I3, I4, I5, I6)이 링 형태로 연결되어 있다.

도3에 나타낸 회로의 동작을 설명하면 다음과 같다.

NMOS트랜지스터(N4)는 "하이"레벨의 고전압 검출신호(VPPS)가 인가되면 온되어 발진기(12)의 동작을 인에이블한다. 즉, 이 경우에는 5개의 인버터들(I2, I3, I4, I5, I6)이 동작하여 펄스신호(VPPS)를 발생한다.

PMOS트랜지스터(P1)는 "로우"레벨의 고전압 검출신호(VPPS)가 인가되면 온되어 발진기(12)의 동작을 디스에이블된다. 즉, 이 경우에는 "하이"레벨의 신호가 인버터(I3)로 인가되고, 인버터(I5)는 "로우"레벨의 신호(VPPSS)를 발생한다.

도4는 도1에 나타낸 승압 회로의 실시예의 회로도로서, NMOS캐패시터(NC1), NMOS트랜지스터들(N5, N6), 및 캐패시터(C1)로 구성되어 있다.

도4에 나타낸 회로의 동작을 설명하면 다음과 같다.

노드(B)는 내부 전원전압(VINT)에서 NMOS트랜지스터(N5)의 문턱 전압(Vth)을 뺀 전압(VINT-Vth)으로 프리차지된다. 그리고, 펄스신호(VPPSS)가 "하이"레벨로 천이하면 노드(B)의 전압은 NMOS캐패시터(NC1)의 승압비(α)만큼 승압되어 전압(VINT-Vth+αVINT)으로 된다. 이에 따라, NMOS트랜지스터(N6)가 온되어 노드(B)의 전하가 노드(C)로 전송된다. 노드(C)의 전압이 상승하여 노드(B)와노드(C)의 전압차가 NMOS트랜지스터(N6)의 문턱 전압(Vth)이 되면 NMOS트랜지스터(N6)가 오프되어 노드(B)로부터 노드(C)의 전하의 전송이 중단된다. 펄스신호(VPPSS)가 "로우"레벨로 천이하면 노드(B)가 전압(VINT-Vth)이하로 떨어지지만 NMOS트랜지스터(N5)에 의해서 재충전되어 전압(VINT-Vth)로 회복된다. 이 후에, 펄스신호(VPPSS)가 인가될 때마다 노드(C)가 충전되어 고전압(VPP)의 레벨은 전압((1+α)VINT -2Vth)에 다다르게 된다. 노드(C)의 고전압(VPP) 레벨은 캐패시터(C1)에 저장된 전하의 형태로 유지되는데 전하 손실이 발생하면 이 레벨이 떨어지게 된다. 그러나, 노드(C)의 고전압(VPP) 레벨이 떨어지게 되면 NMOS트랜지스터(N6)가 온되어 전하가 주입되므로 고전압(VPP) 레벨은 다시 회복된다.

이때, 승압 회로로부터 출력되는 고전압(VPP)은 소정의 진폭과 주기를 가진 삼각 파형으로 나타나게 되는데, 고전압(VPP)의 삼각 파형의 진폭이 커지게 되면 도2에 나타낸 고전압 레벨 검출회로의 동작 속도가 느려지게 된다.

또한, 고전압(VPP)의 삼각 파형의 진폭이 커지게 되면 테스트시에 고전압(VPP)을 측정할 때 측정되는 고전압(VPP)의 레벨이 달라질 수 있다.

따라서, 고전압(VPP)의 삼각 파형의 진폭을 줄이기 위하여 NMOS캐패시터(NC1)의 크기를 줄이고 캐패시터(C1)의 크기를 크게 하는 방법을 사용하였다.

그런데, 이와 같은 방법으로 고전압(VPP)의 삼각 파형의 진폭의 줄이는데는 한계가 있기 때문에 고전압 레벨 검출회로의 동작 속도를 개선하는데는 한계가 있었다.

도5는 종래의 반도체 메모리 장치의 기판 전압 발생회로의 실시예의 블록도로서, 기판 전압 레벨 검출회로(20), 발진기(22), 및 승압 회로(24)로 구성되어 있다.

도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

기판 전압 레벨 검출회로(20)는 기판 전압(VBB)이 높아졌음을 검출하여 기판 전압 검출신호(VBBS)를 발생한다. 발진기(22)는 기판 전압 검출신호(VBBS)에 응답하여 펄스신호(VBBSS)를 발생한다. 승압 회로(24)는 펄스신호(VBBSS)에 응답하여 기판 전압(VBB)을 낮추게 된다.

도6은 종래의 기판 전압 레벨 검출회로의 실시예의 회로도로서, PMOS트랜지스터들(P2, P3), NMOS트랜지스터(N7), 및 인버터(I7)로 구성되어 있다.

내부 전원전압(VINT)과 노드(D)사이에 연결되고 접지전압이 인가되는 게이트를 가진 PMOS트랜지스터(P2), 노드(D)와 접지전압사이에 직렬 연결되고 기판 전압(VBB)과 내부 전원전압(VINT)이 각각 인가되는 게이트를 가진 PMOS트랜지스터(P3)와 NMOS트랜지스터(N7), 노드(D)의 신호를 반전하고 버퍼하여 기판 전압 검출신호(VBBS)를 발생하기 위한 인버터(I7)로 구성되어 있다.

도6의 구성에서, PMOS트랜지스터들(P2, P3)과 NMOS트랜지스터(N7)은 전압 폴로워를 구성한다.

도6에 나타낸 회로의 동작을 설명하면 다음과 같다.

PMOS트랜지스터들(P2, P3)의 상호 컨덕턴스(transconductance)를 각각 gm4, gm3이고, PMOS트랜지스터(P2)를 통하여 흐르는 전류를 i라고 가정하여 설명하면 다음과 같다.

기판전압(VBB)이 △VBB만큼 상승하였을 경우에 노드(D)의 전압 변동율(△Vnode D)은 △i/gm3로 나타낼 수 있고, 전류(i)의 변동율은 gm4×(△VBB-△Vnode D)으로 나타낼 수 있다.

그러면, 기판전압(VPP)의 변동율(△VBB)에 대한 노드(D)의 전압의 변동율(△Vnode D)인 전압 이득(Av)은 gm4/gm3+gm4으로 나타내어진다. 즉, △Vnode D/△VBB= gm4/(gm3+gm4)가 된다. 또한, 이 식은 1/1+(gm3/gm4)으로 나타낼 수 있다.

즉, 도2에 나타낸 고전압 레벨 검출회로와 동일한 전압 이득을 가지게 된다.

인버터(I7)는 노드(D)의 전압이 인버터(I7)의 트립 전압보다 낮으면 "하이"레벨의 기판전압 검출신호(VBBS)를 발생하고, 높으면 "로우"레벨의 기판전압 검출신호(VBBS)를 발생한다.

따라서, 도6에 나타낸 종래의 기판전압 레벨 검출회로는 도2에 나타낸 고전압 레벨 검출회로와 마찬가지로 공정 변화에 따라 인버터(I7)의 트립 전압이 설계된 레벨에서 조금만 벗어나게 되더라도 기판전압(VBB)이 크게 변화하게 됨으로써 정확한 기판전압을 발생할 수 없다는 문제점이 있었다.

도7은 종래의 기판전압 발생회로의 발진기의 실시예의 회로도로서, 인버터들(I8, I9, I10, I11, I12), PMOS트랜지스터(P4), 및 NMOS트랜지스터(N8)로 구성되어 있다.

즉, 도7에 나타낸 발진기는 5개의 인버터들(I8, I9, I10, I11, I12)이 링 형태로 연결되어 있다.

도7에 나타낸 회로의 동작을 설명하면 다음과 같다.

PMOS트랜지스터(P4)는 "로우"레벨의 기판전압 검출신호(VBBS)가 인가되면 온되어 발진기(22)의 동작을 인에이블한다. 즉, 이 경우에는 5개의 인버터들(I8, I9, I10, I11, I12)이 동작하여 펄스신호(VBBS)를 발생한다.

NMOS트랜지스터(N8)는 "하이"레벨의 기판전압 검출신호(VBBS)가 인가되면 온되어 발진기(22)의 동작을 디스에이블된다. 즉, 이 경우에는 "로우"레벨의 신호가 인버터(I9)로 인가되고, 인버터(I12)는 "로우"레벨의 신호(VBBSS)를 발생한다.

도8은 종래의 기판전압 발생회로의 승압 회로의 실시예의 회로도로서, NMOS캐패시터(NC2), 및 NMOS트랜지스터들(N9, N10)로 구성되어 있다.

도8에 나타낸 회로의 동작을 설명하면 다음과 같다.

초기에 노드(E)의 전압과 기판전압(VBB)은 모두 0V를 유지한다. "하이"레벨의 클럭 신호(VBBSS)가 인가되면 NMOS캐패시터(NC2)에 의해서 노드(E)의 전압은 "하이"레벨로 상승한다. 그러나, NMOS트랜지스터(N9)가 온되어 노드(E)의 전압은 전압(Vth)으로 프리차지 된다. 여기에서, Vth는 NMOS트랜지스터(N9)의 문턱 전압을 나타낸다. 노드(E)의 전압이 떨어지게 되면 NMOS트랜지스터(N9)가 오프된다. 이후,"로우"레벨의 클럭 신호(VBBSS)가 인가되면 노드(E)의 전압은 NMOS캐패시터(NC2)에 의해서 전압(Vth -VINT)으로 떨어진다. 그러면, NMOS트랜지스터(N10)가 온되어 노드(E)로부터 기판전압(VBB) 발생단자로 전하가 공급된다. 노드(E)의 전압은 전압(Vth -VINT)으로부터 문턱 전압(Vth)까지 상승한다. 노드(E)의 전압이 문턱 전압(Vth)으로 되면 NMOS트랜지스터(N10)가 오프되며 기판전압(VBB)은 네거티브 전압으로 된다. 상술한 바와 같은 동작을 반복적으로 수행함에 의해서 기판전압(VBB)이 점차적으로 떨어지게 되어 기판전압(VBB)이 전압(2Vth-VINT)으로 되면 노드(E)로부터의 전하 공급이 중지된다.

이때, 기판전압 발생회로의 승압 회로로부터 출력되는 기판전압(VBB)은 고전압 발생회로의 승압 회로로부터 출력되는 고전압(VPP)과 마찬가지로 소정의 진폭과 주기를 가진 삼각 파형으로 나타나게 되는데, 기판전압(VBB)의 삼각 파형의 진폭이 커지게 되면 기판전압 레벨 검출회로의 동작 속도가 느려지게 된다.

본 발명은 종래의 고전압 및 기판전압 발생회로의 고전압 및 기판전압 레벨 검출회로를 개선함으로써 종래의 고전압 및 기판전압 발생회로의 문제점을 개선하고자 하는 것이다.

도9는 본 발명의 고전압 레벨 검출회로의 일실시예의 회로도로서, PMOS트랜지스터(P5), NMOS트랜지스터들(N11, N12), 차동 증폭기(AMP1), 및 인버터(I13)로 구성되어 있다.

내부 전원전압(VINT)과 노드(F)사이에 직렬 연결되고 접지전압, 고전압(VPP)이 각각 인가되는 게이트를 가진 PMOS트랜지스터(P5)와 NMOS트랜지스터(N11),노드(F)와 접지전압사이에 연결되고 전압(Vout1)이 인가되는 게이트를 가진 NMOS트랜지스터(N12), 기준전압(Vref)과 노드(F)의 전압의 차를 증폭하여 전압(Vout1)을 발생하기 위한 차동 증폭기(AMP1), 및 전압(Vout1)을 반전하고 버퍼하여 고전압 검출신호(VPPS)를 발생하기 위한 인버터(I13)로 구성되어 있다.

도9에 나타낸 회로의 동작을 설명하면 다음과 같다.

고전압(VPP)이 상승하면 노드(F)로 전류(gm5×△VPP)가 흐르게 된다. 여기에서, gm5는 NMOS트랜지스터(N11)의 상호 컨덕턴스(transconductance)를 말한다. 그리고, 이때, 전압(Vout1)에 의해서 NMOS트랜지스터(N12)로 전류(gm6×△Vout1)가 흐르게 된다. 여기에서, gm6는 NMOS트랜지스터(N12)의 상호 컨덕턴스를 말한다.

즉, 고전압(VPP)에 의해서 증가된 전류량(gm5×△VPP)만큼 전압(Vout1)에 의해서 NMOS트랜지스터(N12)를 통하여 전류를 흐르게 한다면 노드(F)의 전압을 일정한 레벨로 유지할 수 있다.

따라서, gm5×△VPP = gm6×△Vout1을 만족하게 하면 노드(F)의 전압은 항상 일정한 레벨을 유지하게 되고, 차동 증폭기(AMP1)의 출력 전압(Vout1) 또한 일정한 레벨을 유지하게 된다.

고전압(VPP)이 낮아져서 NMOS트랜지스터(N11)를 통하여 흐르는 전류의 양이 감소하게 되면 노드(F)의 전압이 낮아지게 된다. 차동 증폭기(AMP1)는 노드(F)의 전압과 기준전압(Vref)을 비교하여 노드(F)의 전압이 기준전압(Vref)보다 낮으면 전압(Vout1)을 낮추어 NMOS트랜지스터(N12)를 통하여 흐르는 전류의 양을 감소한다.

반면에, 고전압(VPP)이 높아져서 NMOS트랜지스터(N11)를 통하여 흐르는 전류의 양이 높아지게 되면 노드(F)의 전압이 증가하게 된다. 차동 증폭기(AMP1)는 노드(F)의 전압과 기준전압(Vref)을 비교하여 노드(F)의 전압이 기준전압(Vref)보다 높으면 전압(Vout1)을 높여 NMOS트랜지스터(N12)를 통하여 흐르는 전류의 양을 증가한다.

인버터(I13)는 고전압(VPP)이 낮아져서 전압(Vout1)의 레벨이 트립 전압보다 낮아지게 되면 "하이"레벨의 고전압 검출신호(VPPS)를 발생하고, 고전압(VPP)이 높아져서 전압(Vout1)의 레벨이 트립 전압보다 높아지게 되면 "로우"레벨의 고전압 검출신호(VPPS)를 발생한다.

도9에 나타낸 고전압 레벨 검출회로의 전압 이득(Av=△Vout1/△VPP)은 gm5/gm6으로 나타낼 수 있으며, 따라서, NMOS트랜지스터들(N11, N12)의 상호 콘덕턴스의 크기를 조절함에 의해서 전압 이득을 1보다 크게 할 수 있다.

예를 들어 설명하면, 고전압 레벨 검출회로의 전압 이득이 1.2로 설정되고, 4V의 고전압(VPP)을 발생하기 위하여 인버터(I13)의 트립 전압을 1.5V로 설계한 경우를 가정하여 설명하면 다음과 같다.

만일 공정 변화에 의해서 인버터의 트립 전압이 1.6V로 변화하게 되면 고전압(VPP)은 4.08V로 증가하게 되고, 트립 전압이 1.7V로 변화하게 되면 고전압(VPP)은 4.16V로 증가하게 된다.

따라서, 본 발명의 고전압 레벨 검출회로는 공정 변화에 의해서 인버터(I13)의 트립 전압이 변화하더라도 트립 전압의 변화율보다 고전압(VPP)의 레벨 변화율을 줄임으로써 안정된 고전압(VPP)을 발생할 수 있다.

또한, 고전압(VPP)의 레벨이 안정되어 삼각 파형의 진폭이 줄어들게 됨으로써 고전압 레벨 검출회로의 동작 속도가 빨라지게 된다.

도10은 본 발명의 고전압 레벨 검출회로의 다른 실시예의 회로도로서, 도5에 나타낸 회로의 노드(F)와 접지전압사이에 내부 전원전압(VINT)에 응답하여 온되는 NMOS트랜지스터(N13)를 추가하여 구성되어 있다.

도10에 나타낸 회로의 동작을 설명하면 다음과 같다.

도9의 고전압 레벨 검출회로의 구성에 NMOS트랜지스터(N13)를 추가한 이유는 번-인 테스트시에 외부 전원전압(VEXT)에 대한 고전압(VPP)의 변화를 개선하기 위한 것이다.

도11은 반도체 메모리 장치의 번-인 테스트시에 고전압 발생회로의 외부 전원전압(VEXT)의 변화에 대한 고전압(VPP)의 변화를 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 대한 고전압(VPP)의 변화가 점선(Y)으로 나타낸 바와 같이 나타나야 하는데 도9에 나타낸 고전압 레벨 검출회로를 고전압 발생회로에 적용하게 되면 외부 전원전압(VEXT)의 변화에 대한 고전압(VPP)의 변화가 실선(X)으로 나타낸 바와 같이 나타나게 된다.

따라서, 도10에 나타낸 바와 같이 NMOS트랜지스터(N13)를 추가함으로써 외부 전원전압(VEXT)의 레벨이 전압(V2)이상으로 증가하는 경우에 NMOS트랜지스터(N13)에 의해서 노드(F)로 유입되는 전류를 NMOS트랜지스터(N13)를 통하여 접지전압으로 흘려줌으로써 도11의 그래프의 점선(Y)으로 나타낸 바와 같은 특성을 얻을 수 있다.

NMOS트랜지스터(N13)의 게이트로 인가되는 내부 전원전압(VINT)은 외부 전원전압(VEXT)이 전압(V2)이상으로 증가하는 경우에 도11에 나타낸 그래프와 같은 특성을 나타내게 됨으로써, NMOS트랜지스터(N13)가 더 많은 전류를 흘릴 수 있게 된다. 따라서, 고전압(VPP)이 상승함에 의해서 NMOS트랜지스터(N11)를 통하여 더 많은 전류가 노드(F)로 유입되더라도 NMOS트랜지스터(N13)을 통하여 더 많은 전류를 흘릴 수 있게 됨으로써 도11의 점선(Y)로 나타낸 바와 같은 특성을 얻을 수 있다.

도12는 본 발명의 전압 레벨 검출회로의 또 다른 실시예의 회로도로서, 도10에 나타낸 차동 증폭기(AMP1)의 출력 전압(Vout1) 발생단자와 NMOS트랜지스터(N12)의 게이트사이에 RC루프 필터(30)를 추가한 것이다.

도12에서, RC루프 필터(30)는 전압(Vout1) 발생단자와 NMOS트랜지스터(N12)의 게이트사이에 연결된 저항(R1)과 출력 전압(Vout1) 발생단자와 접지전압사이에 연결된 캐패시터(C2)로 구성되어 있다.

도12에 나타낸 회로의 동작을 설명하면 다음과 같다.

RC루프 필터(30)는 출력 전압(Vout1)에 포함된 고주파 성분을 제거하여 NMOS트랜지스터(N12)의 게이트로 인가하기 위한 것이다.

즉, 차동 증폭기(AMP1)의 출력 전압(Vout1)에는 고주파 성분이 포함되어 있는데, RC루프 필터(30)가 고주파 성분을 제거하여 NMOS트랜지스터(N12)의 게이트로 인가함으로써 고전압 레벨 검출회로의 동작이 안정화 된다.

도13은 본 발명의 기판전압 레벨 검출회로의 실시예의 회로도로서, PMOS트랜지스터들(P6, P7, P8), NMOS트랜지스터(N14), 차동 증폭기(AMP2), 및 인버터(I14)로 구성되어 있다.

즉, 도13에 나타낸 기판전압 레벨 검출회로는 도6에 나타낸 기판전압 레벨 검출회로의 구성에 내부 전원전압(VINT)과 노드(G)사이에 연결되고 전압(Vout2)이 인가되는 게이트를 가진 PMOS트랜지스터(P8), 및 노드(G)의 전압과 기준전압(Vref)의 차를 증폭하여 출력전압(Vout2)을 발생하기 위한 차동 증폭기(AMP2)를 추가한 구성이다.

도13에 나타낸 회로의 동작을 설명하면 다음과 같다.

만일 PMOS트랜지스터들(P8, P7) 각각의 상호 컨덕턴스를 gm8, gm7이라고 하고, PMOS트랜지스터(P8)을 통하여 흐르는 전류를 i1, PMOS트랜지스터(P7)를 통하여 흐르는 전류를 i2라고 가정하고 설명하면 다음과 같다.

전류(△i2)는 gm7×△Vbb로 나타낼 수 있고, 전류(△i1)는 gm8×△Vout2로 나타낼 수 있다. 전류(i1)와 전류(i2)가 동일하다고 하면, 전압 이득(△Vout2/△Vbb)은 gm7/gm8로 나타내어진다.

따라서, gm7×△VPP = gm8×△Vout1을 만족하게 하면 노드(F)의 전압은 항상 일정한 레벨을 유지하게 되고, 차동 증폭기(AMP1)의 출력 전압(Vout1) 또한 일정한 레벨을 유지하게 된다.

기판전압(VBB)이 낮아져서 PMOS트랜지스터(P7)를 통하여 흐르는 전류의 양이 증가하게 되면 노드(G)의 전압이 낮아지게 된다. 차동 증폭기(AMP2)는 노드(G)의 전압과 기준전압(Vref)을 비교하여 노드(G)의 전압이 기준전압(Vref)보다 낮으면전압(Vout2)을 낮추어 PMOS트랜지스터(P8)를 통하여 흐르는 전류의 양을 증가한다.

반면에, 기판전압(VBB)이 높아져서 PMOS트랜지스터(P7)를 통하여 흐르는 전류의 양이 감소하게 되면 노드(G)의 전압이 높아지게 된다. 차동 증폭기(AMP2)는 노드(G)의 전압과 기준전압(Vref)을 비교하여 노드(G)의 전압이 기준전압(Vref)보다 높으면 전압(Vout2)을 높여서 PMOS트랜지스터(P8)를 통하여 흐르는 전류의 양을 감소한다.

인버터(I14)는 기판전압(VBB)이 낮아져서 전압(Vout2)이 트립 전압보다 낮아지게 되면 "하이"레벨의 기판전압 검출신호(VBBS)를 발생하고, 기판전압(VBB)이 높아져서 전압(Vout2)이 트립 전압보다 높아지게 되면 "로우"레벨의 기판전압 검출신호(VBBS)를 발생한다.

도14는 본 발명의 기판전압 레벨 검출회로의 다른 실시예의 회로도로서, 도13에 나타낸 기판전압 레벨 검출회로의 차동 증폭기(AMP2)의 출력 전압(Vout2) 발생단자와 PMOS트랜지스터(P8)의 게이트사이에 저항(R2)와 캐패시터(C3)로 이루어진 루프 필터(40)를 추가하여 구성되어 있다.

RC루프 필터(40)는 차동 증폭기(AMP2)의 출력 전압(Vout2)에 포함된 고주파 성분을 제거하여 PMOS트랜지스터(P8)의 게이트로 인가함으로써 기판전압 레벨 검출회로의 동작을 안정화한다.

상술한 실시예의 고전압 또는 기판전압 발생회로는 반도체 메모리 장치 뿐만아니라 배터리를 전원으로 하여 배터리 전압보다 높은 전압 또는 배터리 전압보다 낮은 전압을 발생할 필요가 있는 모든 장치에 적용 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명의 전압 레벨 검출회로는 공정 변화에 의해서 전압 검출 레벨이 변화하더라도 궤환 입력 전압 레벨의 변화가 거의 없는 안정적인 전압을 발생할 수 있다.

또한, 본 발명의 전압 레벨 검출회로는 입력되는 전압의 진폭이 줄어들게 됨으로써 고속 동작이 가능하다.

따라서, 본 발명의 전압 레벨 검출회로를 사용한 전압 발생회로는 안정적인 전압을 발생할 수 있다.

Claims

전원전압과 중간 노드사이에 직렬 연결되어 입력되는 고전압에 대응하는 제1전류를 발생하기 위한 제1전류 발생수단;

상기 중간 노드와 접지전압사이에 연결되어 궤환 전압에 대응하는 제2전류를 발생하기 위한 제2전류 발생수단;

상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하기 위한 차동 증폭 수단; 및

상기 궤환 전압을 입력하여 전압 검출신호를 발생하기 위한 전압 검출신호 발생수단을 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제1항에 있어서, 상기 전압 레벨 검출회로는

상기 제1전류의 변화량과 상기 제2전류의 변화량이 동일한 것을 특징으로 하는 전압 레벨 검출회로.
제1항에 있어서, 상기 제1전류 발생수단은

전원전압과 상기 중간 노드사이에 직렬 연결되고 접지전압과 상기 고전압이 각각 인가되는 게이트를 가진 제1PMOS트랜지스터와 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제1항에 있어서, 상기 제2전류 발생수단은

상기 중간 노드와 접지전압사이에 연결되고 상기 궤환 전압이 인가되는 게이트를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제1항에 있어서, 상기 전압 레벨 검출회로는

상기 중간 노드와 접지전압사이에 연결되고 상기 전원전압이 인가되는 게이트를 가진 제3NMOS트랜지스터를 더 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제1항에 있어서, 상기 전압 레벨 검출회로는

상기 궤환 전압을 필터링하여 상기 제2전류 발생수단으로 인가하기 위한 RC 루프 필터를 더 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제1항에 있어서, 상기 전압 검출신호 발생수단은

상기 궤환 전압을 반전하고 버퍼하여 상기 전압 검출신호를 발생하기 위한 인버터를 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
중간 노드와 접지전압사이에 연결되어 입력되는 저전압에 대응하는 제1전류를 발생하기 위한 제1전류 발생수단;

전원전압과 상기 중간 노드사이에 연결되어 궤환 전압에 대응하는 제2전류를 발생하기 위한 제2전류 발생수단;

상기 중간 노드와 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하기 위한 차동 증폭수단; 및

상기 궤환 전압을 입력하여 전압 검출신호를 발생하기 위한 전압 검출신호 발생수단을 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제8항에 있어서, 상기 전압 레벨 검출회로는

상기 제1전류의 변화량과 상기 제2전류의 변화량이 동일한 것을 특징으로 하는 전압 레벨 검출회로.
제8항에 있어서, 상기 제1전류 발생수단은

상기 중간 노드와 접지전압사이에 직렬 연결되고 저전압 및 전원전압이 각각 인가되는 게이트를 가진 제1PMOS트랜지스터와 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제8항에 있어서, 상기 제2전류 발생수단은

전원전압과 상기 중간 노드사이에 병렬 연결되고 접지전압과 상기 궤환 전압이 각각 인가되는 게이트를 가진 제2, 3PMOS트랜지스터들을 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제8항에 있어서, 상기 전압 레벨 검출회로는

상기 궤환 전압을 필터링하여 상기 제2전류 발생수단으로 인가하기 위한 RC루프 필터를 더 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
제8항에 있어서, 상기 전압 검출신호 발생수단은

상기 궤환 전압을 반전하고 버퍼하여 상기 전압 검출신호를 발생하기 위한 인버터를 구비하는 것을 특징으로 하는 전압 레벨 검출회로.
궤환 출력전압을 입력하여 상기 궤환 출력전압에 대응하는 제1전류를 중간 노드로 흐르게 하고 궤환 전압에 대응하는 제2전류를 접지전압으로 흐르게 하기 위한 전류 발생수단;

상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하고 상기 궤환 전압을 반전하고 버퍼하여 전압 검출신호를 발생하기 위한 전압 검출수단;

상기 전압 검출수단의 출력신호에 응답하여 펄스 신호를 발생하기 위한 발진 수단; 및

상기 펄스 신호에 응답하여 상기 궤환 출력전압을 승압하기 위한 승압 수단을 구비하는 것을 특징으로 하는 전압 발생회로.
제14항에 있어서, 상기 전류 발생수단은

전원전압과 중간 노드사이에 직렬 연결되어 입력되는 고전압에 대응하는 제1전류를 발생하기 위한 제1전류 발생수단; 및

상기 중간 노드와 접지전압사이에 연결되어 궤환 전압에 대응하는 제2전류를 발생하기 위한 제2전류 발생수단을 구비하는 것을 특징으로 하는 전압 발생회로.
제15항에 있어서, 상기 전류 발생수단은

상기 제1전류의 변화량과 상기 제2전류의 변화량이 동일한 것을 특징으로 하는 전압 발생회로.
제15항에 있어서, 상기 제1전류 발생수단은

전원전압과 상기 중간 노드사이에 직렬 연결되고 접지전압과 상기 고전압이 각각 인가되는 게이트를 가진 제1PMOS트랜지스터와 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 발생회로.
제15항에 있어서, 상기 제2전류 발생수단은

상기 중간 노드와 접지전압사이에 연결되고 상기 궤환 전압이 인가되는 게이트를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 발생회로.
제14항에 있어서, 상기 전류 발생수단은

상기 중간 노드와 접지전압사이에 연결되고 상기 전원전압이 인가되는 게이트를 가진 제3NMOS트랜지스터를 더 구비하는 것을 특징으로 하는 전압 발생회로.
제14항에 있어서, 상기 전압 검출수단은

상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하기 위한 차동 증폭 수단; 및

상기 궤환 전압을 반전하고 버퍼하여 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 전압 발생회로.
제20항에 있어서, 상기 전압 검출수단은

상기 궤환 전압을 필터링하여 상기 전류 발생수단으로 인가하기 위한 RC 루프 필터를 더 구비하는 것을 특징으로 하는 전압 발생회로.
궤환 출력전압을 입력하여 상기 궤환 출력전압에 대응하는 제1전류를 접지전압으로 흐르게 하고 궤환 전압에 대응하는 제2전류를 중간 노드로 흐르게 하기 위한 전류 발생수단;

상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하고 상기 궤환 전압을 반전하고 버퍼하여 전압 검출신호를 발생하기 위한 전압 검출수단;

상기 전압 검출수단의 출력신호에 응답하여 펄스 신호를 발생하기 위한 발진 수단; 및

상기 펄스 신호에 응답하여 상기 궤환 출력전압을 승압하기 위한 승압 수단을 구비하는 것을 특징으로 하는 전압 발생회로.
제22항에 있어서, 상기 전류 발생수단은

상기 중간 노드와 접지전압사이에 직렬 연결되어 입력되는 저전압에 대응하는 제1전류를 흐르게 하기 위한 제1전류 발생수단; 및

전원전압과 상기 중간 노드사이에 연결되어 상기 궤환 전압에 대응하는 제2전류를 흐르게 하기 위한 제2전류 발생수단을 구비하는 것을 특징으로 하는 전압 발생회로.
제23항에 있어서, 상기 전류 발생수단은

상기 제1전류의 변화량과 상기 제2전류의 변화량이 동일한 것을 특징으로 하는 전압 발생회로.
제22항에 있어서, 상기 전압 검출수단은

상기 중간 노드의 전압과 기준전압의 차를 증폭하여 상기 궤환 전압을 발생하기 위한 차동 증폭 수단; 및

상기 궤환 전압을 반전하고 버퍼하여 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 전압 발생회로.
제23항에 있어서, 상기 제1전류 발생수단은

상기 중간 노드와 접지전압사이에 직렬 연결되고 저전압 및 전원전압이 각각 인가되는 게이트를 가진 제1PMOS트랜지스터와 제1NMOS트랜지스터를 구비하는 것을 특징으로 하는 전압 발생회로.
제23항에 있어서, 상기 제2전류 발생수단은

전원전압과 상기 중간 노드사이에 병렬 연결되고 접지전압과 상기 궤환 전압이 각각 인가되는 게이트를 가진 제2, 3PMOS트랜지스터들을 구비하는 것을 특징으로 하는 전압 발생회로.
제22항에 있어서, 상기 전압 검출수단은

상기 궤환 전압을 필터링하여 상기 전류 발생수단으로 인가하기 위한 RC루프 필터를 더 구비하는 것을 특징으로 하는 전압 발생회로.