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KR100340858B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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KR100340858B1
KR100340858B1 KR1019950069537A KR19950069537A KR100340858B1 KR 100340858 B1 KR100340858 B1 KR 100340858B1 KR 1019950069537 A KR1019950069537 A KR 1019950069537A KR 19950069537 A KR19950069537 A KR 19950069537A KR 100340858 B1 KR100340858 B1 KR 100340858B1
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Abstract

본 발명은 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명은 반도체 소자의 금속배선 형성방법에 있어서, 하부 전극이 형성된 반도체 기판상에 층간 절연막을 형성하는 단계; 상기의 층간 절연막상에 접착 보조막을 형성하는 단계; 상기의 하부 전극이 노출되도록 상기의 접착 보조막 및 층간 절연막을 사진식각법으로 선택적으로 식각하여 콘택홀을 형성하는 단계; 상기의 콘택홀의 내부 및 주변부 전면에 식각장벽용 텅스텐막을 형성한 후, 에치백하여 텅스텐 플러그를 형성하는 단계; 및 상기 전체 구조 상부에 소정의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 금속배선 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 기판상에서 소자와 소자간을 전기적으로 연결하기 위해 금속배선이 형성된다. 이것을 위한 종래의 방법은 우선, 게이트 전극, 소오스/드레인 전극 또는 하층 금속배선과 같은 하부 전극이 형성된 반도체 기판의 상부에 층간 절연막을 형성하고, 상기의 하부 전극이 노출되도록 사진식각법으로 식각을 실시하므로써 콘택홀을 형성한다. 그런 다음, 상기 콘택홀에 텅스텐등의 금속을 매립하여 콘택을 형성한 다음, 전체 구조 상부에 금속막을 적층하고 식각을 실시하여 소정의 금속배선을 형성하는 것으로 이루어진다.
그러나 상기의 금속막을 적층할 때, 금속막은 콘택을 완전히 오버랩(overlap)해야 하며, 그렇지 않은 경우 금속배선을 형성하는 과정에서 콘택 하부의 하부 전극이 손상을 입게 되어 소자의 신뢰도에 악영향을 미치게 된다.
그러므로, 접속 소자 설계시 콘택 마스크와 전극 마스크는 일정한 설계 규칙에 따라야 한다. 즉, 상부 전극을 하부 전극에 접속시키기 위한 콘택 마스크와 상부 금속배선을 설계하기 위하여 상부 전극이 항상 콘택을 오버랩해야 하므로 콘택과 상부 전극 마스크 사이에는 마스크 제작시 발생되는 레지스트레이션(registration), CD 편차, 그리고 웨이퍼상에 패턴을 형성할 때 발생되는 미스얼라인먼트(mis-alignment) 허용오차, 렌즈 디스토션(lenz distortion), CD 편차가 고려되어야 하며, 또한 마스크 작업시 전극의 폭이나 간격에 비해 콘택의 최소 크기가 0.05 내지 0.1㎛ 정도 더 크게 되어야 한다. 따라서, 이러한 항목이 고려된 만큼 접속 소자의 크기가 증가된다는 문제점이 있었다.
따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위하여 안출된 것으로서, 상부의 금속배선과 콘택의 오버랩을 최소화하여 접속부분의 면적을 현저히 감소시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여, 본 발명의 반도체 소자의 금속배선 형성방법은,
(가) 하부 전극이 형성된 반도체 기판상에 층간 절연막을 형성한 후, 평탄화하는 단계;
(나) 상기의 층간 절연막상에 접착 보조막을 형성하는 단계;
(다) 상기의 하부 전극이 노출되도록 상기의 접착 보조막 및 층간 절연막을 사진식각법으로 선택적으로 식각하여 콘택홀을 형성하는 단계;
(라) 상기의 콘택홀의 내부 및 주변부 전면에 식각장벽용 텅스텐막을 형성한 후, 에치백하여 텅스텐 플러그를 형성하는 단계; 및
(마) 상기 전체 구조 상부에 소정의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 층간 절연막에 형성되는 콘택홀내에 금속배선에 대한 식각장벽용 텅스텐을 형성하므로써, 금속배선과 콘텍의 오버랩을 최소화하여 접속 부분의 면적을 현저히 감소시킬 수 있다.
이하, 본 발명이 일실시예를 첨부도면을 참조하여 상세히 설명하기로 한다.
제 1 도의 (가) 내지 (다)는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 도면이다.
우선, 제 1 도의 (가)에서 도시된 바와같이, 반도체 기판(1)의 소정부분에 소자분리 절연막(2)을 형성한 후, 소오스/드레인 전극(3)을 형성한 다음, 전체 구조 상부에 BPSG막과 같은 층간 절연막(4)을 형성하고, 비스코스 플로우가 일어나는온도 이상에서 열처리하거나, 화학기계적 연마법으로 연마하여 평탄화시킨다. 그런 다음, 실리콘막 또는 Ti, TiN, 또는 Ti/TiN 이중구조의 접착 보조막을 형성하고, 소오스/드레인 전극(3)의 소정부분이 노출되도록 접착 보조막(5) 및 층간 절연막(4)을 사진식각법으로 식각하여 콘택홀(10)을 형성한 다음, 콘택홀의 내부 및 주변부 전면에 식각장벽막으로서 텅스텐막(6)을 형성한다.
그리고나서, (나)에서 도시된 바와같이, 텅스텐막을 에치백시켜서 텅스텐 플러그(6A)를 형성한 다음, 전체 구조 상부에 Al, Ti/Al의 이중 구조, 또는 Ti/TiN/Al의 3중 구조의 금속막(7)을 형성한다.
이어서, 상기 금속막(7)의 상부에 콘택을 완전히 오버랩시키지 않은 소정의 마스크 패턴(8)을 형성한 다음에, 그의 형태로 식각을 실시하고 마스크 패턴(8)을 제거하여 (다)에서 도시된 바와같이, 소정의 금속배선(7A)을 형성한다. 이때, 금속배선 마스크(8)에 의해 노출된 콘택홀내에서는 텅스텐 플러그(6A)에 의해 식각되지 않으므로써 소오스/드레인 전극(3)이 손상되지 않는다.
이상에서와 같이 본 실시예에 의하면, 금속배선과 콘택의 오버랩을 최소화하므로써 접속부분의 면적을 현저히 감소시킬 수 있다.
또한, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
제 1 도의 (가) 내지 (다)는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 도면
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리 절연막
3 : 소오스/드레인 전극 4 : 층간 절연막
5 : 접착 보조막 6 : 텅스텐막
6A : 텅스텐 플러그 7 : 금속막
7A : 금속배선 8 : 마스크 패턴
10 : 콘택홀

Claims (5)

  1. 반도체 소자의 금속배선 형성방법에 있어서,
    (가) 하부 전극이 형성된 반도체 기판상에 층간 절연막을 형성하는 단계;
    (나) 상기의 충간 절연막상에 접착 보조막을 형성하는 단계;
    (다) 상기의 하부 전극이 노출되도록 상기의 접착 보조막 및 층간 절연막을 사진식각법으로 선택적으로 식각하여 콘택홀을 형성하는 단계;
    (라) 상기의 콘택홀의 내부 및 주변부 전면에 식각장벽용 텅스텐막을 형성한 후, 에치백하여 텅스텐 플러그를 형성하는 단계; 및
    (마) 상기 전체 구조 상부에 소정의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기의 하부 전극은 게이트 전극, 소오스/드레인 전극, 또는 금속 배선인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기의 단계 (가)에서 층간 절연막은 BPSG막이고, 평탄화는 BPSG막의 비스코스 플로우가 일어나는 온도 이상에서 열처리하거나, 또는 화학기계적 연마법에 의해 수행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기의 접착 보조막은 실리콘막 또는 Ti, TiN 또는 Ti와 TiN의 복합막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1 항에 있어서, 상기의 단계 (마)에서 금속배선은 주성분이 Al, Ti/Al의 이중구조, 또는 Ti/TiN/Al의 3중 구조인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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KR100894769B1 (ko) * 2006-09-29 2009-04-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법

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