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KR100334986B1 - 반도체 장치에서의 다층 배선구조 및 그 제조방법 - Google Patents

반도체 장치에서의 다층 배선구조 및 그 제조방법 Download PDF

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KR100334986B1
KR100334986B1 KR1020000036229A KR20000036229A KR100334986B1 KR 100334986 B1 KR100334986 B1 KR 100334986B1 KR 1020000036229 A KR1020000036229 A KR 1020000036229A KR 20000036229 A KR20000036229 A KR 20000036229A KR 100334986 B1 KR100334986 B1 KR 100334986B1
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오다노리아키
Original Assignee
니시가키 코지
닛뽄덴끼 가부시끼가이샤
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Abstract

본 발명은 동일 배선층내에 배선막의 두께가 다른 배선을 형성하여 회로동작상의 요구및 배선 길이에 따라서 배선설계를 최적화 할수있는 다층배선 구조를 갖는 반도체 장치를 제공하는 것을 목적으로 하는 것으로서, 상기 반도체 장치는 하층배선(42A, 42B, 43)과, 최대의 두께를 갖는 제1의 상층배선(47) 및 상기 제1의 상층배선(47)의 두께보다 얇게 된 제2의 상층배선(44)을 포함하는 상층배선(44 내지 47)을 포함하는 다층 배선 구조를 포함한다. 그에 따라, 기생용량 및 기생저항이 회로 동작시의 요구 및 배선 길이에 따라 최적화 될 수 있다.

Description

반도체 장치에서의 다층 배선구조 및 그 제조방법{MULTI-LAYER INTERCONNECTION STRUCTURE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING SAME}
본 발명은 반도체 장치의 다층 배선 구조 및 그 제조방법에 관한 것으로서, 보다 상세하게는 기생용량 및 기생저항이 회로 동작상의 요구 및 배선 길이에 따라 최적화 될 수 있는 단일한 배선층에서의 배선막의 두께가 다른 다수의 배선을 포함하는 다층 배선 구조 및 그 제조 방법에 관한 것이다.
반도체 장치의 고 집적화 및 소형화에 따라, 각각의 반도체 소자의 소형화가 더욱 요구되므로 반도체 소자의 각각의 영역을 접속하는 배선은 반도체 장치의 배선 설계에서의 배선에 요구되는 표면적을 감소시키기 위해 다층으로 되어 있다.
반도체 장치는 다양한 기능을 하는 반도체 소자를 포함하는 상당수의 전기 회로를 갖는 대규모의 집적회로로서 구성된다.
반도체 장치의 배선은 각각의 반도체 소자를 접속하는 배선의 집합체로서 구성되어 있다. 배선은 비교적 각각 서로 멀리 떨어져 배치된 반도체 소자를 접속하는 긴 길이의 배선과, 비교적 짧은 거리로 배치된 중간 길이의 배선 및, 단일한 반도체 소자의 영역을 접속하는 짧은 거리의 배선을 포함한다.
반도체 장치의 배선은 막 두께와 길이에 따라 다양한 성질을 갖는다.
예컨대, N-채널 트랜지스터 및 P-채널 트랜지스터의 게이트 폭이 각각 10μm 및 20μm, 배선폭이 0.3μm, 배선간격이 0.3μm, 즉, 배선 피치가 0.6μm인 CMOS 반도체 장치에 대하여, 배선막의 두께를 파라미터로 한 소정의 배선 길이에 대한 지연시간이 측정되었다. 그 결과는 도 1에 도시한 바와 같다.
배선길이가 임계 길이보다 길면, 지연시간은 막의 두께가 얇은 배선이 보다 크다. 역으로, 배선 길이가 임계 길이보다 짧으면, 지연시간은 막의 두께가 두꺼운 배선쪽이 기본적으로 크다.
또한, 배선막의 두께가 두꺼운 배선(0.4μm)과 배선막의 두께가 얇은 배선(1.0μm)을 갖는 기생용량(pF/mm)은 최소의 피치로 주 배선에 평행하게 달리고 있는 배선인접율을 도시하는 인덱스(index)를 파라미터로 채택함으로서 표 1에 도시된 바와 같이 나타난다.
표 1
200% 100% 0%
0.4μm 배선막의 두께 0.23 0.18 0.13
1.0μm 배선막의 두께 0.39 0.30 0.18
전술한 인덱스는 다음과 같이 정의된다. 두개의 배선이 양측에서 최소 피치로 주 배선에 평행하게 연장되면, 인덱스는 200%이다. 하나의 배선이 한측에서 최소 피치로 주 배선에 평행하게 연장되면, 인덱스는 100%이다. 배선이 양측 모두에서 주 배선에 평행하게 연장되지 않으면, 인덱스는 0%이다.
만일, 반도체 장치의 배선의 배선폭이 거의 동일하게 설정되면, 긴 거리의 배선에 대해서는 비교적 막의 두께가 두꺼운 배선이 필요하고, 한편, 짧은 거리배선에 대해서는 비교적 막의 두께가 엷은 배선이면 충분하다.
또한, 회로동작상에 대한 임계 패스(critical path)를 구성하는 배선은 비교적 막의 두께가 두꺼운 배선이 필요하여, 임계 패스(critical path)를 구성하지 않는 배선은 비교적 막의 두께가 얇아도 좋다. 여기서 사용되는 용어 "임계 패스(critical path)라는 것은 칩내에서 회로의 동작속도를 결정하는 배선의 패스(path)를 일컫는 용어이다.
회로동작상의 요구 및 배선 길이에 따라서 배선용량 및 배선저항의 최적화가 필요하고, 그렇지 않으면, 회로동작이 지연된다.
짧은 거리의 배선 및 긴 거리의 배선이 다층배선 구조내의 단일한 배선층에 존재하는 경우, 상기 두개의 배선층의 막 두께는 동일한 배선형성공정에서 형성되므로 거의 동일하다.
형성단계에서, 배선용량 및 배선저항의 최적화가 실현될수 없어 그에 따라 회로동작을 지연시킨다.
최적화를 위한 또다른 공정에서, 짧은 거리의 배선층과 긴 거리의 배선의 배선층은 별도로 적층되어, 최적화가 각각의 층에서 실현된다. 이러한 방법으로, 기생용량 및 기생저항은 각각의 배선층에서 최적화 될 수 있다. 그러나, 배선층의 층수가 증가함에 기인하여 공정수가 증가하여 제조 코스트가 증가하고, 또한 배선 구조가 커져 반도체 장치의 소형화에 역행하게 된다.
일본국 특개평 8-29355호는 상층배선의 막 두께가 하층배선의 막 두께와 다른 다층배선 구조를 형성하는 종래의 방법을 개시하고 있다.
도 2a 내지 f를 참조하여, 전술한 공보에서 기술된 다층배선 구조를 형성하는 종래의 방법이 기술될 것이다.
먼저, 도 2a에서 도시된 바와 같이, 실질적으로 동일한 막 두께를 갖는 하층배선(14A, 14B 및 14C)이 형성되고, 제1의 층간절연막(16)이 상기 하층배선상에 적층된다.
상기 하층배선(14A 및 14B)은 짧은 거리의 배선이며 막 두께가 얇고, 반면에, 하층배선(14C)은 긴 거리의 배선으로서 형성된 하층배선(26)(도 2c)의 하층을 형성한다. 제1의 층간절연막(16)의 막 두께는 하층배선(26)의 막 두께와 실질적으로 동일하다.
그리고, 도 2b에 도시된 바와 같이, 제1의 층간절연막(16)이 에칭되어 하층배선(14A 및 14B)에 도달하는 비아-홀(18) 및 하층배선(14C)의 배선폭과 실질적으로 동일한 폭의 배선 트렌치(20)를 하층배선(14C)상에 형성한다.
또한, 도 2c에 도시된 바와 같이, 비아-홀(18) 및 배선 트렌치(20)는 하층배선(14A 내지 14C)의 재료과 동일한 배선재료로 채워서 비아-홀(22) 및 하층배선(26)의 상층(24)을 각각 형성한다. 하층배선(26)의 막 두께는하층배선(14C)의 막 두께와 상층(24)의 막 두께의 합이다.
그 후, 도 2d에 도시된 바와 같이, 제2의 층간절연막(28)이 기판의 전면상에 적층 및 에칭되어, 비아-홀(22) 및 하층배선(26)에 도달하는 비아-홀(30)을 형성한다.
다음에, 도 2e에 도시된 바와 같이, 기판전면상에 배선재료가 증착에 의해 적층되어 비아-홀(30)을 형성하여 비아-홀(32) 및 상층배선층(34)을 형성한다.
계속해서, 도 2f에 도시된 바와 같이, 상층배선층(34)이 에칭되어, 비아-홀(22)를 경유하여 하층배선(14A 및 14B)에 접속된 상층배선(36) 및, 비아-홀(32)를 경유하여 하층배선(26)에 접속된 상층배선(38)을 형성하여, 소요의 다층배선 구조를 제공한다.
전술한 종래의 방법에서, 증착기술을 사용함으로써 배선재료를 적층하는 단계의수는 2단계, 즉, 하층배선(14) 및 비아-홀(22)/하층배선(26)의 상층에 대한 증착의 2단계이고, 포토리소그라피 단계의수는 3단계, 즉, 하층배선(14)의 패터닝, 막 두께가 다른 하층배선의 형성 중에 제1의 및 제2 층간절연막(16 및 28)을 위한 개구형성의 3회이다. 따라서, 종래의 방법은 공정수가 복잡하다는 문제점을 지니고 있다.
전술한 구성의 두꺼운 배선은 하부층 및 상부층를 포함하는 2층 구조로 되어 있어, 위치 상기 층 사이의 위치 조정이 어렵다는 문제점도 지니고 있다.
전술한 사정을 고려하여, 본 발명의 목적은 회로동작상의 요구 및 배선 길이에 따라서 기생용량 및 기생저항을 최적화할 수 있도록 한 다층배선 구조를 갖춘 반도체 장치, 및 그 제조방법을 제공함에 있다.
본 발명의 제1의 특징에 따른 반도체 장치의 다층 배선 구조는 기판과, 상기 기판을 피복하는 제1의 층간절연막과, 상기 제1의 층간절연막에 매설되고 상기 제1의 층간절연막의 상면과 실질적으로 동일 평면인 상면을 각각 갖는 다수의 제1의 배선과, 상기 제1의 층간절연막 및 상기 제1의 배선상에 형성된 제2의 층간절연막과, 상기 제2의 층간절연막에 매설된 다수의 제2의 배선을 포함하고, 상기 제2 배선의 하나는 상기 제2의 배선의 다른 하나보다 두터운 두께를 갖고, 상기 제2의 배선의 상기 하나는 상기 제2의 배선의 상기 다른 하나의 길이보다 길게 되어 있거나 상기 반도체 장치의 회로 동작을 위한 임계 패스(critical path)를 구성한다.
본 발명의 제2의 특징에 따른 반도체 장치의 다층 배선 구조를 제조하는 방법은 기판을 피복하는 제1의 층간절연막에 매설된 다수의 제1의 배선을 형성하는 단계와, 상기 제1의 층간절연막상에 제1의 두께를 갖는 제2의 층간절연막을 형성하는 단계와, 소정의 위치에 상기 제2의 층간절연마상에 제1의 에치 스톱(etch stop)막을 형성하는 단계와, 상기 제2의 층간졀연막 및 상기 제1의 에치 스톱막상에 제2의 두께를 갖는 제3의 층간절연막을 형성하는 단계와, 상기 제1의 두께와 상기 제2의 두께의 합에 실질적으로 동등한 두께를 갖는 제1의 트렌치(trench)와, 상기 제2의 두께를 갖는 제2의 트렌치 및 상기 에치 스토퍼상에 하면을 갖는 제3의 트렌치와, 상기 제1의 두께를 갖고 상기 제2의 트렌치와 통해있는 비아-홀을 형성하기 위해 제2 및 제3의 층간절연막을 에칭하는 단계와, 상기 제1의 트렌치, 상기 비아-홀, 상기 제2의 트렌치 및 상기 제3의 트렌치를 채워넣음으로써 다수의 제2의 배선을 형성하는 단계를 포함하고, 상기 제1의 배선 각각은 제1의 층간절연막의 상면과 실질적으로 동일 평면인 상면을 갖고 있다.
본 발명의 제1의 및 제2의 특징에 따르면, 회로동작상의 요구 및 배선 길이에 따라 최적화된 기생용량 및 기생저항을 갖는 다층배선 구조를 갖는 반도체 장치가 실현될 수 있다. 본 발명의 제조방법에 따르면, 반도체 장치는 용이하며 경제적으로 달성될 수 있다.
본발명의 전술한 목적, 다른 목적, 장점 및 특징은 이하의 기술로부터 자명해질 것이다.
도 1은 배선막의 두께를 파라미터로 한 배선 길이와 지연시간 사이의 관계를 도시하는 그래프.
도 2a, 도 2b 및 도 2c는 배선막의 두께가 다른 다수의 배선을 포함하는 반도체 장치를 제조하는 종래방법을 순차적으로 도시하는 종단면도.
도 2d, 도 2e 및 도 2f는 배선막의 두께가 다른 다수의 배선을 포함하는 반도체 장치를 제조하는 종래방법을 도 2c 이후의 단계부터 순차적으로 도시하는 종단면도.
도 3은 본 발명의 실시예에 따른 반도체 장치의 다층배선 구조를 도시하는 평면도.
도 4는 도 3의 선분 I-I에 따른 단면도.
도 5는 도 3의 선분 II-II에 따른 단면도.
도 6은 도 3의 선분 III-III에 따른 단면도.
도 7은 실시예에 따른 다수의 매크로-셀(macro-cell)을 도시하는 적용예.
도 8a, 도 8b 및 도 8c는 본 발명의 실시예에 따른 반도체 장치를 제조하는방법을 순차적으로 도시하는 종단면도.
도 8d, 도 8e 및 도 8f는 본 발명의 실시예에 따른 반도체 장치를 제조하는 방법을 도 8c 이후의 단계로부터 순차적으로 도시하는 종단면도.
도 9의 a 및 b는 비아-홀(via-hole)가 불량하게 조정된 다층 배선 구조를 각각 도시하는 평면도 및 종단면도.
도 10의 a 및 b는 비아-홀(via-hole)가 불량하게 조정된 다층 배선 구조를 각각 도시하는 평면도 및 종단면도.
이하, 본 발명은 첨부된 도면을 참조하여 보다 상세히 기술될 것이다.
제1의 실시예
본 발명의 제1의 실시예에 따른 반도체 장치의 다층 배선 구조(40)는 도 3에 도시된 바와 같이, 2개의 Cu계의 하층(제1의)배선(42, 43)과, 상기 하층배선(42, 43)을 피복하며 상기 하층배선에 수직인 4개의 Cu계의 상층(제2의)배선(44,45,46,47)을 포함하는 2층배선 구조로 되어 있다.
상층 및 하층 배선의 구성은 특별히 제한되지 않는다. 상층배선의 적어도 일부는 하층배선과 교차하거나 또는 하층배선과 수직인 방향으로 연장될 수 있다. 상기 제1의 상층배선이 상기 제1의 상층배선과 접속되지 않은 하층배선과 교차하는 경우, 상기 제1의 상층배선은 교점에서의 두께가 다른 지점에서의 두께보다 얇다. 상기 하층배선은 단일층에서 다른 두께를 갖을 수 있다. 상층 및 하층 배선용에 사용되는 도전재료는 특별히 한정되지 않는다.
상기 하층배선(42 및 43)은 막 두께가 실질적으로 동일하고, 하층(42)은 도 3에 도시된 바와 같이 좌측부(42A)와 우측부(42B)로 나누어져 있다. 상기 좌측부(42A)는 비아-홀(48)를 경유하여 상층배선(44)에 접속되고, 우측부(42B)는 상기 상층배선(47)에 직접 접속된다.
상층배선(46 및 47)은 상층배선(44 내지 47)중에 보다 두텁게 되어 있다. 예컨대, 상층배선(46 및 47)의 두께는 1.0μm 내지 2.0μm 사이의 범위에 있고, 상층배선(44 및 45)의 두께는 0.5μm 내지 1.0μm 사이의 범위에 있다.
도 5에 도시된 바와 같이, 제1의 실시예의 다층배선 구조는 절연막(49)상에 형성되어 있고, 도 4에 도시된 바와 같이, 절연막(49)상에 배치된 제1의 층간절연막(50)에 매설된 막 두께가 0.5μm 내지 1.0μm의 범위인 하층배선의 분할부(42A 및 42B)를 포함한다.
상기 다층배선 구조(40)는 하층배선(42A 및 42B)과 제1의 층간절연막(50)상에 순차적으로 형성되어 있는 플라즈마 질화막(52), 플라즈마 SiO2막으로 이루어진 제2의 층간절연막(54), 플라즈마 SiON 막(56), 및 플라즈마 SiO2막으로 이루어진 제3의 층간절연막(58)을 포함한다.
상기 상층배선(44)는 제3의 층간절연막(58)를 관통하여 제2의 층간절연막(54)에 도달하는 배선 트렌치에 매설되고, 상기 제2의 층간절연막(54) 및 상기 플라즈마 질화막(52)을 관통하는 비아-홀을 채움으로써 상기 하층배선(42A)에 도달하도록 형성된 비아-홀(48)를 경유하여 상기 하층배선(42A)에 접속된다.
하층배선과 접속되지 않는 상층배선(45)은 통과(passing) 상층배선이고, 제3의 층간절연막(58) 및 플라즈마 SI0N막(56)을 관통하여 제2의 층간절연막(54)에 도달하는 배선 트렌치에 매설되어 있다.
하층배선과 접속하지않는 상층배선(46)은 통과(passing) 상층배선이고, 제3의 층간절연막(58), 제2의 층간절연막(54) 및 플라즈마 질화막(52)을 관통하여 제1의 층간절연막(50)에 도달하는 배선 트렌치에 배설되어 있다.
상층배선(47)은 제3의 층간절연막(58), 제2의 층간절연막(54) 및 플라즈마 질화막(52)을 관통하여 하층배선(42B)에 도달하는 배선 트렌치에 매설되어 있고, 하층배선(42B)과 직접 접촉하여 전기적으로 접속되어 있다.
플라즈마 질화막(52)은 막의 두께 0.02μm 내지 0.2μm의 범위인 플라즈마 SiN막으로서 Cu계 하층배선(42, 43)에서의 Cu의 확산을 방지하는 Cu 캡(CAP)막으로 기능한다.
플라즈마 질화막(52) 및 제2의 층간절연막(54)의 막 두께의 합은 상층배선(46 및 47)과 상층배선(44 및 45)의 배선막의 두께의 차이와 같다.
플라즈마 SiON막(56)은 막의 두께가 0.02μm 내지 0.2μm의 범위이고, 후술된 바와 같이, 상층배선(45)을 매설하기 위한 배선 트렌치를 형성하는 에치 스토퍼로서 기능한다.
상층배선(47)은 단지 하층배선(42B)과 접속되어 있다. 따라서, 도 5에 도시된 바와 같이 상층배선(47)과 하층배선(43) 사이의 교차부에서 하층배선(43)상에 절연막(60)에 의해 하층배선(43)으로부터 전기적으로 분리되어 있다.
상기 절연막(60)은 플라즈마 질화막(52), 제2의 층간절연막(54) 및 플라즈마 SiON막(56)을 포함하는 3층구조로 이루어져 있고, 하층배선(43)의 배선폭의 2배 내지 10배 정도의 폭(W)을 가지고 있으며, 하층배선(42 및 43)에 수직인 방향으로 상층배선(47)의 배선폭의 2배 내지 10배 정도의 길이로 연장되어 있다.
상층배선(46)은 상층배선(47)과 유사하게 하층배선(43)상에 절연막(60)에 의해 하층배선(43)으로부터 전기적으로 분리되어 있다.
상층배선(44)은 도 6에 도시된 바와 같이, 비아-홀(48)를 경유하여 하층배선(42A)에 접속되어 있고, 플라즈마 질화막(52) 및 제2의 층간절연막(54)에 의해 하층배선(43)으로부터 분리되어 있다.
상층배선(44,45,46 및 47)은 각각, TaN(20nm)/Ta(20nm)로 이루어진 다층 배리어 메탈층(61) 및 Cu층(62)을 포함한다. 상기 상층배선들의 배선재료는 Cu계 재료를 제외한 텅스턴계 일 수도 있다. 텅스턴계 재료가 사용되는 경우는, 막의 두께가 50nm인 TiN이 배리어 금속층(61)으로서 적층되고 텅스텐층이 WF6계 가스를 사용하는 CVD방법에 의해 적층된다.
전술한 구성으로 된 본 실시예의 반도체 장치에서, 단일한 배선층내에서 회로동작상의 요구 및 배선 길이에 따라서 상층배선(44 내지 47)의 배선막의 두께를 변경함으로써 기생용량 및 기생저항이 최적화 될 수 있다.
도 7에 도시된 바와 같이, 본 매크로-셀(macro-cell)내의 배선막의 두께는 얇고 매크로-셀 사이가 실시예의 반도체 장치의 배선설계를 최적화하도록 두텁게 형성된다.
변형 실시예
표 2에 도시된 바와 같은 다층 배선 구조(40)에 대한 에칭 스토퍼, 절연막, 및 층간절연막의 조합은 제1의 실시예에서 예시된 조합 이외에도 사용될 수 있다. 표 2에서, HSQ는 수소화 실세스키오키산(hydrogen Silsesquioxane)의 약어이며, 유기계 절연막에는 MSQ(Methyl Silsesquioxane), BCB(Benzo-Cyclo-Buten), 유기 수지(유기 폴리머) 및 a-C:F를 포함하고 있다.
표 2
에치-스토퍼 절연막 층간절연막
플라즈마 SiON HSQ HSQ
플라즈마 SiO2 유기계 절연막 유기계 절연막
플라즈마 SiO2 플라즈마 SiO2 유기계 절연막
제조에 대한 실시예
제1의 실시예의 다층 배선 구조를 갖는 반도체 장치의 제조방법은 도 8a 내지 도 8f를 참조하여 이하에서 상세하게 기술될 것이다.
우선, 도 8a에 도시된 바와 같이, 막의 두께가 0.02μm 내지 0.2μm의 플라즈마 질화막(52), 플라즈마SiO2막으로 이루어진 제2의 층간절연막(54) 및 막 두께가0.02μm 내지 0.2μm인 플라즈마 SiON막이 절연막(49)상의 제1의 층간절연막(50)에 매설된 하층배선(42A 및 42B)상에 플라즈마 CVD법을 사용하여 순차적으로서 형성된다.
그 후, 벨트형의 에치-스토퍼(56)는 플라즈마 SiON막을 에칭함으로서 상층배선의 배선 트렌티 영역에서 패터닝된다. 상기 에치스토퍼(56)는 하층배선(42A 및 42B)에 수직인 방향으로 연장되어 상층배선(45)의 배선폭의 약 2배 이상이며 상층배선(44 및 46)의 배선 트렌치(64 및 66) 사이의 간격보다는 짧은 배선폭(W)을 갖는다.
그 후, 도 8b에 도시된 바와 같이, 제3의 층간절연막(58)이 프라즈마 CVD법을 사용함으로써 제2의 층간절연막(54)및 에치-스토퍼(56)상에 적층된다. 상기 제3의 층간절연막(58)의 두께는 상층배선(44 및 45)의 두께와 실질적으로 동일하다.
그 후, 도 8c에 도시된 바와 같이, 포토레지스트막(에칭마스크)(63)가 제3의 층간절연막(58)상에 형성되고, 듀얼-다마신(dual-damascene)법에 의해 각각의 배선 트렌치(64, 66 및 70) 및 비아-홀(72)가 형성된다.
상기 듀얼-다마신법은 하층배선을 피복하는 층간절연층을 적층하고, 상층배선 및 하층배선용의 트렌치를 상기 상층배선에 접속하기 위해 층간절연막에 비아-홀을 형성하고, 상층 배선 및 비아-홀을 형성하기 위해 상기 상층배선 및 비아-홀용의 트렌치를 도전재료로 채우는 기본적인 과정을 거쳐 이루어진다.
상층배선(44 내지 47)을 매설하는 에칭마스크(63)의 배선 트렌치 패턴은 폭이 0.3μm 이고 간격이 0.3μm 이다.
본 실시예에서, 제3의 층간절연막(58)은 에칭단계에서 에칭마스크(63)를 사용하여 에칭되어 에치스토퍼(56)에 도달하는 배선 트렌치(66)를 형성한다. 배선 트렌치(66)와 동시에, 배선트렌치(64, 68 및 70)가 도중까지 동시에 형성된다.
그 후, 제2의 층간절연막(54)은 에칭마스크(63)에 소요의 비아-홀 패턴을 전사하여 준비된 별도의 에칭 마스크를 사용하여 플라즈마 질화막(52)에 도달하는 배선트렌치(64, 68 및 70) 및 비아-홀(72)을 형성하도록 에칭된다.
그 후, 전술한 별도의 에칭마스크가 제3의 층간절연막(58)으로부터 제거되어 도 8d에 도시된 바와 같이 제3의 층간절연막(58)을 노출시킨다.
그 후, 도 8e에 도시된 바와 같이, 플라즈마 SiON막(56)및 플라즈마 질화막(52)은 제3의 층간절연막(58)을 마스크로 사용하여 플라즈마 에칭되어 배선 트렌치(64, 66, 68 및 70) 및 비아-홀(72)을 완성한다.
전술한 에칭의 조건은 예컨대 다음과 같다.
에칭조건
챔버의 압력 : 5 내지 50 mTorr
고주파출력 : 50 내지 1000 W
에칭 가스: CHF3/10 내지 50 sccm, Ar/100 내지 1000 sccm,
O2/5 내지 100 sccm
그 후, TaN(2Onm)/Ta(20nm)로 이루어진 다층 배리어 금속막(61)이 스퍼터링에 의해 비아-홀(72) 및 배선 트렌치(64, 66, 68 및 70)의 벽의 상부에 적층된다.막의 두께가 0.2μm인 씨드(seed) Cu층은 스퍼터링에 의해 형성되고, 비아-홀(72) 및 배선 트렌치(64, 66, 68 및 70)는 도금법(plating)에 의해 Cu로 채워진다. 최종적으로, 제3의 층간절연막(58)상의 배리어 금속층(61) 및 구리(62)는 화학기계적 연마법(CMP)에 의해 제거된다.
그에 따라, 도 8f에 도시된 바와 같이, 비아-홀(48)를 경유하여 하층배선(42)에 접속된 막 두께가 얇은 상층배선(44), 막 두께가 얇은 통과(passing)상층배선(45), 막 두께가 두꺼운 통과(passing)상층배선(46) 및, 하층배선(42B)과 직접 접촉하는 상층배선(47)을 포함하는 다층 배선구조가 제공된다.
반도체 장치의 제조방법에서, 불량한 정렬은 비아-홀(48)와 상층배선(44)의 사이 및 비아-홀(48)와 하층배선(42A)의 사이에서 발생한다. 비아-홀(48)의 폭이 상층배선(44)의 폭과 실질적으로 동일하고, 마진이 존재하지 않는 경우, 비아-홀(48)가 오른쪽으로 이동한 후의 비아-홀(48)와 상층 및 하층배선(44, 및 42A) 사이의 관계는 도 9의 a 및 도 9의 b에 도시되어 있다. 비아-홀(48)가 상층배선(44) 및 하층배선(42A)에 대하여 마진을 갖는 경우, 비아-홀(48)가 오른쪽으로 이동한 후의 비아-홀(48)와 상층 및 하층배선(44, 및 42A) 사이의 관계는 도 10의 a 및 도 10의 b에 도시되어 있다. 상기 도 10의 a와 도 10의 b에 도시된 비아-홀은 도 9의 a 및 도 9의 b에 도시된 것보다 일렉트로마이그레이션(electromigration)에 대해 작은 저항 및 큰 저항을 갖는다.
전술한 실시예는 단지 예시로서 기술되었으므로 본 발명은 절술한 실시예에 한정되지 않고 본 본야의 기술자에게는 본 발명의 범위를 벗어나진 않고 다양한 변형 또는 수정이 용이하게 이루어 질 수 있다.
본 발명은 동일 배선층내에 배선막의 두께가 다른 배선을 형성하여 회로동작상의 요구및 배선 길이에 따라서 배선설계를 최적화(할수있다)되는 다층배선 구조를 갖춘 반도체 장치를 제공하는 것을 목적으로 하는 것으로서, 상기 반도체 장치는 하층배선(42A, 42B, 43)과, 최대의 두께를 갖는 제1의 상층배선(47) 및 상기 제1의 상층배선(47)의 두께보다 얇게 된 제2의 상층배선(44)을 포함하는 상층배선(44 내지 47)을 포함하는 다층 배선 구조를 포함한다. 그에 따라, 기생용량 및 기생저항이 회로 동작시의 요구 및 배선 길이에 따라 최적화 될 수 있다.

Claims (10)

  1. 반도체 장치의 다층 배선 구조에 있어서,
    기판(49)과,
    상기 기판을 피복하는 제1의 층간절연막(50)과,
    상기 제1의 층간절연막(50)에 매설되고 상기 제1의 층간절연막(50)의 상면과 실질적으로 동일 평면인 상면을 각각 갖는 다수의 제1의 배선(42A, 42B 및 43)과,
    상기 제1의 층간절연막(50) 및 상기 제1의 배선(42A, 42B 및 43)상에 형성된 제2의 층간절연막(54)과,
    상기 제2의 층간절연막(54)에 매설된 다수의 제2의 배선(44 내지 47)을 포함하고,
    상기 제2의 배선(44 내지 47)의 하나는 상기 제2의 배선(44 내지 47)의 다른 것보다 두께가 두텁고, 상기 제2의 배선(44 내지 47)의 상기 하나는 상기 제2의 배선(44 내지 47)의 상기 다른 것의 길이보다 길게 되어 있는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  2. 제 1항에 있어서,
    상기 제2의 배선(44 내지 47)의 상기 하나는 상기 제2의 배선(44 내지 47)의 상기 다른 것의 길이보다 길거나 또는 반도체 장치의 회로 동작상의 임계 패스(critical path)를 구성하는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  3. 제 1항에 있어서,
    비교적 두터운 제2의 배선(44 내지 47)의 하층면의 몇몇 영역은 상기 제1의 배선(42A, 42B 및 43)에 접속되고, 비교적 얇은 제2의 배선(44 내지 47)의 하층면의 몇몇 영역은 비아-홀(48)을 통해 상기 제1의 배선(42A, 42B 및 43)에 접속되는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  4. 제 1항에 있어서,
    상기 제2의 배선(44 내지 47)의 상기 하나는 잔존부 보다 그 자체내에 몇몇의 비교적 두터운 부분을 갖는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  5. 제 1항에 있어서,
    상기 제2의 배선(44 내지 47)의 상기 다른 것은 듀얼-다마신(dual-damascene)구조를 갖는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  6. 제 3항에 있어서,
    상기 비아-홀(48)은 상기 제2의 배선(44 내지 47)의 상기 하나의 두께와 상기 제2의 배선(44 내지 47)의 상기 다른 것의 두께 차와 실질적으로 동일한 높이를 갖는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  7. 제 1항에 있어서,
    상기 제2의 배선(44 내지 47)의 상기 하나는 상기 제1의 배선(42A, 42B 및 43)의 적어도 하나를 가로지르는 교차점을 갖고 (43)으로부터 절연되어 있는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  8. 제 1항에 있어서,
    상기 제2의 배선(44 내지 47)의 상기 하나는 상기 교차점에서 상기 제2의 배선(44 내지 47)의 상기 하나의 다른 부분보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 장치의 다층 배선구조.
  9. 반도체 장치의 다층 배선 구조를 제조하는 방법에 있어서,
    기판(49)을 피복하는 제1의 층간절연막(50)에 매설된 다수의 제1의 배선(42A, 42B 및 43)을 형성하는 단계와,
    상기 제1의 층간절연막(50)상에 제1의 두께를 갖는 제2의 층간절연막(54)을 형성하는 단계와,
    소정의 위치에 상기 제2의 층간절연막(54)상에 제1의 에치 스톱(etch stop)막(56)을 형성하는 단계와,
    상기 제2의 층간절연막(54) 및 상기 제1의 에치 스톱막(56)상에 제2의 두께를 갖는 제3의 층간절연막(58)을 형성하는 단계와,
    상기 제1의 두께와 상기 제2의 두께의 합과 실질적으로 동등한 두께를 갖는 제1의 트렌치(70)와, 상기 제2의 두께를 갖는 제2의 트렌치(64), 상기 에치 스토퍼(56)상에 하면을 갖는 제3의 트렌치(66), 및 상기 제1의 두께를 갖고 상기 제2의 트렌치(64)와 통해있는 비아-홀(72)을 형성하기 위해, 제2 및 제3의 층간절연막(54, 58)을 에칭하는 단계와,
    상기 제1의 트렌치(70), 상기 비아-홀(48), 상기 제2의 트렌치(64) 및 상기 제3의 트렌치(66)를 채워 넣음으로써 다수의 제2의 배선(44 내지 47)을 형성하는 단계를 포함하고,
    상기 제1의 배선(42A, 42B 및 43) 각각은 상기 제1의 층간절연막(50)의 상층과 실질적으로 동일 평면인 상면을 갖고 있는 것을 특징으로하는 반도체 장치의 다층 배선 구조를 제조하는 방법.
  10. 제 9항에 있어서,
    상기 제1의 층간절연막(50)과 상기 제2의 층간절연막(54) 사이의 제2의 에치 스톱막(etch stop film)(52)을 형성하는 단계와, 상기 제1의 및 제2의 에치 스톱막(56, 52)을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 구조의 제조 방법.
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