KR100329750B1 - 반도체소자제조방법 - Google Patents
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Abstract
본 발명은, 소정의 하부공정 형성 공정이 완료된 반도체 기판 상부에 제1층간절연막을 형성하는 제1 단계; 상기 제1층간절연막을 선택식각하여 비트라인 콘택홀 및 전하저장전극 버퍼콘택을 위한 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 상기 비트라인 콘택홀 및 상기 전하저장전극 콘택홀을 매립하는 제1전도막을 형성하는 제3 단계; 상기 제1층간절연막이 노출되도록 상기 제1전도막 에치백을 실시하여 비트라인 콘택 및 전하저장전극의 버퍼콘택을 형성하는 제4 단계; 상기 제4 단계를 마친 전체 구조 상부에 비트라인 형성 영역이 오픈된 제1식각방지막 패턴을 형성하는 제5 단계; 상기 제1식각방지막 패턴 상부 표면을 따라 제2식각방지막을 형성하는 제6 단계; 비등방성 전면 식각을 수행하여 상기 제1식각방지막 패턴 측벽에 제2식각방지막 스페이서를 형성하는 제7 단계; 상기 제7 단계가 완료된 전체 구조 상부에 제2전도막을 형성하는 제8 단계; 상기 제1식각 방지막 패턴이 노출되도록 에치백을 실시하는 제9 단계; 상기 제1식각방지막 패턴 및 상기 제2식각방지막 스페이서를 제거하여 비트라인 패턴을 형성하는 제10 단계; 상기 제10 단계를 마친 전체 구조 상부에 제2층간절연막을 형성하는 제11 단계; 상기 전하저장전극의 버퍼콘택이 노출되도록 전하저장전극 콘택 마스크를 사용한 선택식각을 실시하여 전하저장전극 콘택홀을 형성하는 제 12 단계; 상기 제12 단계를 마친 전체 구조 상부에 상기 전하저장전극 콘택홀을 매립하는 제3전도막을 형성하는 제13 단계; 및 전하저장전극 형성 영역이 정의된 식각마스크를 사용하여상기 제3전도막을 패터닝하는 제14 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 쉴디드(Shielded) 비트라인 구조 채용 시 버퍼콘택(Buffer Contact)을 이용한 반도체 소자 제조 방법에 관한 것이다.
제 1 도는 종래기술에 따른 비트라인 및 전하저장전극이 형성된 상태를 나타낸 단면도로서, 다음과 같은 공정을 통해 이루어진 것이다.
먼저, 소정의 하부 공정 및 필드 산화막(2) 형성 공정이 완료된 실리콘 기판(1)상에 게이트 산화막(3), 게이트 전극(4) 및 게이트전극 스페이서(4)를 차례로 형성하고 전체 구조 상부에 제1층간절연막(6)을 형성한다.
이어서, 상기 제1층간절연막(6)의 선택식각 및 전도막 증착, 그리고 소정의 패터닝을 통해 비트라인(7)을 형성한다.
다음으로, 전체 구조 상부에 제2층간절연막(8)을 형성하고, 상기 제1층간절연막(6) 및 제2층간절연막(8)을 선택식각하여 전하저장전극 콘택홀을 형성한 후 전도막 증착 및 소정의 패터닝을 통해 전하저장전극을 형성한다.
그러나, 상기와 같이 이루어지는 종래기술은 반도체 소자의 고집적화에 따라 콘택홀의 크기가 감소하게 되며 콘택홀 주위의 다른 층들과의 정렬 여유분(Overap Margin) 또한, 줄어들게 된다. 특히, 쉴디드 비트라인 구조를 사용하는 경우 전하저장전극을 콘택홀의 에스팩트비(Aspect Ratio)는 더욱 증가하게 되고, 이에 따라 콘택홀의 식각 및 전도막의 증착 등이 어려워지는 문제점이 대두되고 있다.
따라서, 전하저장전극 콘택 형성에 매우 복잡한 공정기술이 요구되었고, 주위의 다른 층(Layer)과 비정상적으로 연결되는 등의 문제점이 발생하고 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 전하저장전극 및 비트라인간의 간격여유분 및 정렬여유분을 보상할 수 있으며, 에스펙크비의 증가에 따른 콘택홀 식각 및 전도막 증착공정을 용이하게 할 수 있는 반도체 소자 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 소정의 하부공정 형성 공정이 완료된 반도체 기판 상부에 제1층간절연막을 형성하는 제1 단계; 상기 제1층간절연막을 선택식각하여 비트라인 콘택홀 및 전하저장전극 버퍼콘택을 위한 콘택홀을 형성하는 제2 단계; 상기 제2 단계를 마친 전체 구조 상부에 상기 비트라인 콘택홀 및 상기 전하저장전극 콘택홀을 매립하는 제1전도막을 형성하는 제3 단계; 상기 제1층간절연막이 노출되도록 상기 제1전도막 에치백을 실시하여 비트라인 콘택 및 전하저장전극의 버퍼콘택을 형성하는 제4 단계; 상기 제4 단계를 마친 전체 구조 상부에 비트라인 형성 영역이 오픈된 제1식각방지막 패턴을 형성하는 제5 단계; 상기 제1식각방지막 패턴 상부 표면을 따라 제2식각방지막을 형성하는 제6 단계; 비등방성 전면 식각을 수행하여 상기 제1식각방지막 패턴 측벽에 제2식각방지막 스페이서를 형성하는 제7 단계; 상기 제7 단계가 완료된 전체 구조 상부에 제2전도막을 형성하는 제8 단계; 상기 제1식각방지막 패턴이 노출되도록 에치백을 실시하는 제9 단계; 상기 제1식각방지막 패턴 및 상기 제2식각방지막 스페이서를 제거하여 비트라인 패턴을 형성하는 제10 단계; 상기 제10 단계를 마친 전체 구조 상부에 제2층간절연막을 형성하는 제11 단계; 상기 전하저장전극의 버퍼콘택이 노출되도록 전하저장전극 콘택 마스크를 사용한 선택식각을 실시하여 전하저장전극 콘택홀을 형성하는 제 12 단계; 상기 제12 단계를 마친 전체 구조 상부에 상기 전하저장전극 콘택홀을 매립하는 제3전도막을 형성하는 제13 단계; 및 전하저장전극 형성 영역이 정의된 식각 마스크를 사용하여 상기 제3전도막을 패터닝하는 제14 단계를 포함하여 이루어진다.
이하, 첨부된 도면 제 2A 도 내지 제 2G 도를 참조하여 본 발명의 일실시예를 상술한다.
본 발명은 먼저, 제 2A 도에 도시된 바와 같이 소정의 하부공정 및 필드산화막(2) 형성 공정이 완료된 실리콘 기판(1) 상에 필드 산화막(2) 및 게이트 산화막(3)을 차례로 성장시킨 후 게이트 전극(4), 게이트 전극 스페이서(5) 및 접합층(16)을 형성한 후 전체 구조 상부에 제1층간절연막(6)을 형성한다.
다음으로, 제 2B 도에 도시된 바와 같이 제1층간절연막(6)을 선택식각하여 비트라인 콘택홀 및 전하저장전극의 버퍼콘택을 위한 콘택홀을 동시에 형성한 후 전체 구조 상부에 제1다결정실리콘막(10)을 증착한다. 이때, 비트라인 콘택용 마스크에 전하저장전극의 버퍼콘택을 위한 마스크를 추가함으로써 불필요한 공정을 줄일 수 있다.
이어서, 제 2C 도에 도시된 바와 같이 상기 제1다결정실리콘막(10)을 상기 제1층간절연막(6)이 노출될 때까지 전면식각하여 비트라인 콘택(10b) 및 전하저장전극의 콘택을 위한 버퍼콘택(10a)을 동시에 형성한 후 전체 구조 상부에 하부층(under layer)의 식각 방지 역할을 하는 제1질화막(11)을 형성한다. 계속하여, 전체 구조 상부에 감광막을 도포한 후 비트라인 마스크를 통해 감광막 패턴(12)을 형성한다. 이때, 상기 감광막 패턴(12)은 네가티브 타입(Negative Type)의 감광막을 사용하거나 또는 일반적으로 사용되는 레티클(Reticle)과 반대 형태의 레티클을 사용함으로써 형성할 수 있다.
다음으로, 제 2D 도에 도시된 바와 같이 상기 감광막 패턴(12)을 식각장벽으로 하여 상기 제1질화막(11)을 선택식각한 후 전체 구조 상부에 식각방지막인 제2 질화막(13)을 형성한다.
이어서, 제 2E 도에 도시된 바와 같이 상기 제2질화막(13)을 비등방성 전면 식각하여 상기 제1질화막(11) 측벽에 제2질화막 스페이서(14)를 형성한 후 전체 구조 상부에 제2다결정실리콘막(15)을 형성한다. 이때, 상기 제2질화막 스페이서(14)는 이후의 공정에 의해 제거되어 이후 형성될 전하저장전극과 및 비트라인 전극 간의 간격 여유분 및 정렬 여유분을 보상해 주는 역할을 하게 된다.
다음으로, 제 2F 도에 도시된 바와 같이 상기 제1질화막(11)이 드러나도록 상기 제2다결정실리콘막(15)을 전면식각한 후 제1질화막(11) 및 제2질화막 스페이서(14)를 제거하여 비트라인(7)을 형성한다. 이때, 비트라인(7)의 가장자리의 형상(스페이서 제거에 따른 곡선부)을 개선해 주기 위하여 약간의 산화 및 산화막 제거 공정을 실시한다. 이어서, 전체 구조 상부에 제2층간절연막(8)을 형성한다.
다음으로, 제 2G 도에 도시된 바와 같이 버퍼콘택(10a) 상에 전하저장전극 콘택홀을 형성한 후 전체 구조 상부에 제3다결정실리콘막을 증착하고, 패터닝하여 전하저장전극(9)을 형성한다.
상기와 같이 이루어지는 본 발명은, 쉴디드 비트라인 구조에서 콘택홀의 에스펙트비가 큰 전하저장전극 형성 시 전하저장전극용 버퍼콘택을 이용하여 콘택홀 식각 및 다결정실리콘의 증착을 용이하게 하는 효과가 있으며, 또한 전하저장전극과 비트라인 전극간의 간격여유분 및 정렬여유분을 보상해 줌으로써 반도체 소자의 고집적화에 기여할 수 있으며, 제조상의 수율 향상을 통해 경제적인 효과도 얻을 수 있다.
제 1 도는 종래기술에 따른 비트라인 및 전하저장전극이 형성된 상태를 나타낸 단면도.
제 2A 도 내지 제 2G 도는 본 발명의 일실시예에 따른 비트라인 및 전하저장전극이 형성된 상태를 나타낸 단면도.
*도면의 주요 부분에 대한 부호의 간단한 설명
1 : 실리콘 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트 전극
5 : 게이트전극 스페이서 6 : 제1층간절연막
7 : 비트선 8 : 제2층간절연막
9 : 전하저장전극 10 : 제1다결정실리콘
10a : 버퍼콘택 10b : 비트라인콘택
11 : 제1질화막 12 : 감광막 패턴
13 : 제2질화막 14 : 제2질화막 스페이서
15 : 제2다결정 실리콘 16 : 접합층
Claims (4)
- 소정의 하부공정 형성 공정이 완료된 반도체 기판 상부에 제1층간절연막을 형성하는 제1 단계;상기 제1층간절연막을 선택식각하여 비트라인 콘택홀 및 전하저장전극 버퍼콘택을 위한 콘택홀을 형성하는 제2 단계;상기 제2 단계를 마친 전체 구조 상부에 상기 비트라인 콘택홀 및 상기 전하저장전극 콘택홀을 매립하는 제1전도막을 형성하는 제3 단계;상기 제1층간절연막이 노출되도록 상기 제1전도막 에치백을 실시하여 비트라인 콘택 및 전하저장전극의 버퍼콘택을 형성하는 제4 단계;상기 제4 단계를 마친 전체 구조 상부에 비트라인 형성 영역이 오픈된 제1식각방지막 패턴을 형성하는 제5 단계;상기 제1식각방지막 패턴 상부 표면을 따라 제2식각방지막을 형성하는 제6단계;비등방성 전면 식각을 수행하여 상기 제1식각방지막 패턴 측벽에 제2식각방지막 스페이서를 형성하는 제7 단계;상기 제7 단계가 완료된 전체 구조 상부에 제2전도막을 형성하는 제8 단계;상기 제1식각방지막 패턴이 노출되도록 에치백을 실시하는 제9 단계;상기 제1식각방지막 패턴 및 상기 제2식각방지막 스페이서를 제거하여 비트라인 패턴을 형성하는 제10 단계;상기 제10 단계를 마친 전체 구조 상부에 제2층간절연막을 형성하는 제11 단계;상기 전하저장전극의 버퍼콘택이 노출되도록 전하저장전극 콘택 마스크를 사용한 선택식각을 실시하여 전하저장전극 콘택홀을 형성하는 제 12 단계;상기 제12 단계를 마친 전체 구조 상부에 상기 전하저장전극 콘택홀을 매립하는 제3전도막을 형성하는 제13 단계; 및전하저장전극 형성 영역이 정의된 식각마스크를 사용하여 상기 제3전도막을 패터닝하는 제14 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제1전도막, 상기 제2전도막 및 상기 제3전도막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제1식각방지막 패턴 및 상기 제2식각방지막은 질화막인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제10 단계 수행 후,상기 비트라인 패턴의 가장자리 형성을 개선해 주기 위한 산화공정을 실시하여 상기 비트라인 패턴의 가장자리에 산화막을 형성하는 제15 단계; 및상기 산화막을 제거하는 제16 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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