KR100325598B1 - method for shallow trench isolation of semiconductor devices - Google Patents
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Abstract
반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정에서 발생되는 웨이퍼의 단차를 개선시키며, 트렌치 식각 프로파일을 향상시켜 반도체 소자간의 리키지를 방지하며, 기생 모스 트랜지스터의 필드 임계 전압을 증가시켜 반도체 소자의 절연 특성을 개선시키기 위하여, 실리콘 단결정 성장에 의해 트렌치 바닥에 해당하는 깊이에 Ge 또는 Si-Ge 화합물로 형성된 얇은 매입층이 형성된 에피 실리콘웨이퍼를 형성하고, 에피 실리콘웨이퍼 상부에 트렌치 형성을 위한 모트 패턴을 형성한 후, 드러난 에피 실리콘웨이퍼를 플라즈마 건식 식각하여 매입층을 식각 정지막으로 트렌치를 형성하고, 에피 실리콘웨이퍼와 매입층의 식각 선택비가 높은 조건으로 플라즈마 소스를 바꾸어 과도 식각한다. 그리고, 에피 실리콘웨이퍼 전면에 절연막을 두껍게 증착하여 트렌치를 매입하고, 증착된 절연막을 평탄화함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Improves wafer step height in the process of manufacturing shallow trenches for semiconductor device isolation, improves trench etch profile to prevent cross-device leakage, and increases the field threshold voltage of parasitic MOS transistors In order to improve the thickness, an epi silicon wafer having a thin buried layer formed of a Ge or Si-Ge compound is formed at a depth corresponding to the trench bottom by silicon single crystal growth, and a mort pattern for forming a trench is formed on the epi silicon wafer. Thereafter, the exposed epi silicon wafer is plasma-etched to form a trench in the buried layer as an etch stop layer, and the plasma source is over-etched by changing the plasma source under high etching selectivity between the epi silicon wafer and the buried layer. Then, a thick insulating film is deposited on the entire surface of the epi silicon wafer to fill the trench, and the deposited insulating film is planarized to complete a shallow trench for semiconductor device isolation.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자를 제조하는 공정 중 각 반도체 소자를 전기적으로 격리하기 위한 얕은 트렌치를 제조하는 방법에 관한 것이다.The present invention relates to a process for manufacturing a semiconductor device, and more particularly, to a method of manufacturing a shallow trench for electrically isolating each semiconductor device during the process of manufacturing a semiconductor device.
일반적으로 반도체 소자를 분리하는 방법으로는 선택적 산화법으로 질화막을 이용하는 LOCOS(local oxidation of silicon) 소자 분리 방법이 이용되어 왔다.In general, a method of separating a semiconductor device has been used a local oxidation of silicon (LOCOS) device separation method using a nitride film as a selective oxidation method.
LOCOS 소자 분리 방법은 질화막을 마스크로 해서 실리콘웨이퍼 자체를 열 산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막의 막질이 좋다는 큰 이점이 있다.Since the LOCOS device isolation method thermally oxidizes the silicon wafer itself using the nitride film as a mask, the process is simple, and there is a great advantage that the element stress problem of the oxide film is small, and the film quality of the resulting oxide film is good.
그러나, LOCOS 소자 분리 방법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생하게 된다.However, when the LOCOS device isolation method is used, the area occupied by the device isolation region is not only limited in miniaturization but also causes a bird's beak.
이러한 것을 극복하기 위해 LOCOS 소자 분리 방법을 대체하는 기술로서 트렌치 소자 분리(shallow trench isolation, STI)가 있다. 트렌치 소자 분리에서는 실리콘웨이퍼에 트렌치를 만들어 절연물을 매입하기 때문에 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리하다.To overcome this, trench trench isolation (STI) is an alternative to the LOCOS isolation scheme. In trench device isolation, since trenches are made in silicon wafers to fill insulators, the area of device isolation regions is small, which is advantageous for miniaturization.
그러면, 이러한 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 종래의 방법을 도 1a와 도 1b를 참조하여 개략적으로 설명한다.Then, a conventional method for manufacturing such a shallow trench for semiconductor device isolation is schematically described with reference to FIGS. 1A and 1B.
먼저 도 1a에 도시한 바와 같이, 에피 실리콘웨이퍼(1)에 패드 산화막(2)과 질화막(3)을 형성하고, 질화막(3)과 패드 산화막(2)을 패터닝(patterning)하여 트렌치 형성을 위한 모트(moat) 패턴을 형성한다. 그리고, 질화막(3)과 패드 산화막(2)으로 형성된 모트 패턴을 마스크로 플라즈마 건식 식각에 의해 드러난 에피 실리콘웨이퍼(1)를 일정 깊이로 식각하여 트렌치를 형성한다.First, as shown in FIG. 1A, a pad oxide film 2 and a nitride film 3 are formed on an epi silicon wafer 1, and the nitride film 3 and the pad oxide film 2 are patterned to form a trench. A moat pattern is formed. Then, the trench is formed by etching the epi silicon wafer 1 exposed by the plasma dry etching with a mort pattern formed of the nitride film 3 and the pad oxide film 2 to a predetermined depth.
그 다음 도 1b에 도시한 바와 같이, 에피 실리콘웨이퍼(1)를 열산화하여 트렌치 내벽에 라이너 산화막(4)을 형성한다. 그리고, 트렌치를 절연물로 매입하기 위하여 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition, APCVD)으로 산화막(5)을 두껍게 증착한 후, 화학 기계적 연마(chemical mechanical polishing) 등으로 질화막(3)을 정지막으로 하여 증착된 산화막(5)을 평탄화함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Then, as shown in FIG. 1B, the epi silicon wafer 1 is thermally oxidized to form a liner oxide film 4 on the trench inner wall. Then, the oxide film 5 is thickly deposited by atmospheric pressure chemical vapor deposition (APCVD) to fill the trench with an insulator, and then the nitride film 3 is stopped by chemical mechanical polishing or the like. By planarizing the deposited oxide film 5, a shallow trench for semiconductor device isolation is completed.
이와 같은 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법에서는 트렌치 형성을 위한 에피 실리콘웨이퍼의 식각시 플라즈마를 이용한 건식 식각을 이용하는 데, 일반적으로 플라즈마를 이용한 건식 식각에서는 챔버의 구조 특성상 식각율이 웨이퍼 표면 전체에 걸쳐 균일하지 않게 된다. 따라서, 실리콘 식각 정지층이 없어 식각된 트렌치의 깊이 균일성이 좋지 않아 웨이퍼내 단차가 발생되는 문제점이 있다.In the conventional method of manufacturing a shallow trench for semiconductor device isolation, dry etching using plasma is used to etch the epi silicon wafer for trench formation. Generally, in dry etching using plasma, the etching rate is a wafer due to the structural characteristics of the chamber. It is not uniform throughout the surface. Therefore, there is a problem in that a step in the wafer occurs because the depth uniformity of the etched trench is not good because there is no silicon etch stop layer.
또한, 에피 실리콘웨이퍼 식각시 추가적인 과도 식각(over etch) 공정 단계가 없어 개별 공정 조건에 적합한 트렌치 식각 프로파일(profile)을 구현하기 어렵기 때문에 반도체 소자간 리키지(leakage)를 유발하게 되는 문제점이 있다.In addition, since there is no additional overetch process step during epi silicon wafer etching, it is difficult to implement a trench etch profile suitable for individual process conditions, thereby causing leakage between semiconductor devices. .
또한, 기생 모스 트랜지스터의 필드 임계 전압을 증가시키기 위해 추가적인 이온 주입 공정이 필요하게 된다.In addition, an additional ion implantation process is needed to increase the field threshold voltage of the parasitic MOS transistor.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 공정에서 발생되는 웨이퍼의 단차를 개선시키는 데 있다.The present invention has been made to solve such a problem, and an object thereof is to improve a step difference of a wafer generated in a process of manufacturing a shallow trench for semiconductor device isolation.
또한, 본 발명은 트렌치 식각 프로파일을 향상시켜 반도체 소자간의 리키지를 방지하는 데 있다.In addition, the present invention is to improve the trench etching profile to prevent the bridge between semiconductor devices.
또한, 본 발명은 기생 모스 트랜지스터의 필드 임계 전압(threshold voltage)을 증가시킴으로써 반도체 소자의 절연 특성을 개선시키는 데 있다.In addition, the present invention is to improve the insulation characteristics of the semiconductor device by increasing the field threshold voltage of the parasitic MOS transistor.
도 1a와 도 1b는 종래 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이고,1A and 1B are process diagrams schematically illustrating a method of manufacturing a shallow trench for separating a conventional semiconductor device,
도 2a 내지 도 2c는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.2A-2C are process diagrams schematically illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자 형성을 위한 에피 실리콘웨이퍼 형성시 트렌치 바닥에 해당하는 깊이에 얇은 매입층을 형성하여, 트렌치 형성을 위해 에피 실리콘웨이퍼을 플라즈마 건식 식각할때 매입층을 식각 정지막으로 이용하는 것을 특징으로 한다.In order to achieve the above object, the present invention forms a thin buried layer at a depth corresponding to the bottom of the trench when forming the epi silicon wafer for forming the semiconductor device, the buried layer when plasma dry etching the epi silicon wafer for the trench formation It characterized by using as an etching stop film.
또한, 본 발명은 트렌치 식각시, 상기 매입층을 식각 정지막으로 플라즈마 건식 식각하여 트렌치를 형성하고, 상기 에피 실리콘웨이퍼와 상기 매입층의 식각 선택비가 높은 조건으로 플라즈마 소스를 바꾸어 과도 식각하는 것을 특징으로 한다.In addition, the present invention is to form a trench by plasma dry etching the buried layer with an etch stop layer during the trench etching, and by over-etching the plasma source under the condition that the etching selectivity of the epi silicon wafer and the buried layer is high. It is done.
이때, 상기 매입층을 Ge 또는 Si-Ge 화합물로 형성하는 것이 바람직하며, 특히, 형성하고자 하는 반도체 소자가 N형 모스 트랜지스터인 경우, 상기 매입층을 Si(1-X)-Ge(X)(X<0.3) 화합물로 형성하는 것이 바람직하다.At this time, it is preferable that the buried layer is formed of a Ge or Si-Ge compound. Particularly, when the semiconductor device to be formed is an N-type MOS transistor, the buried layer is formed of Si (1-X) -Ge (X) ( X <0.3) It is preferable to form with a compound.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명에 따라 반도체 소자 분리를 위한 얕은 트렌치를 제조하는 방법을 개략적으로 도시한 공정도이다.2A-2C are process diagrams schematically illustrating a method of manufacturing a shallow trench for semiconductor device isolation in accordance with the present invention.
먼저 도 1a에 도시한 바와 같이, 반도체 소자를 형성하기 위한 웨이퍼를 형성한다. 이때, 웨이퍼는 실리콘 단결정 성장(epitaxial growth) 방법에 의해 에피 실리콘웨이퍼(11)으로 형성한다. 그리고, 에피 실리콘웨이퍼(11) 형성을 위한 실리콘 단결정 성장시, 반도체 소자 분리를 위한 트렌치 바닥에 해당하는 깊이에 얇은매입층(12)을 형성한다. 이때, 매입층(12)은 Ge 또는 Si-Ge 화합물로 형성하는 것이 바람직하다. 특히, N형 모스 트랜지스터에서는 매입층(12)을 Si(1-X)-Ge(X)(X<0.3) 화합물로 형성하는 것이 바람직하다.First, as shown in FIG. 1A, a wafer for forming a semiconductor element is formed. In this case, the wafer is formed of an epitaxial silicon wafer 11 by a silicon single crystal growth method. In addition, when the silicon single crystal is grown to form the epi silicon wafer 11, a thin buried layer 12 is formed at a depth corresponding to the bottom of the trench for semiconductor device isolation. At this time, the buried layer 12 is preferably formed of a Ge or Si-Ge compound. In particular, in the N-type MOS transistor, the buried layer 12 is preferably formed of a Si (1-X) -Ge (X) (X <0.3) compound.
그 다음 도 2b에 도시한 바와 같이, 에피 실리콘웨이퍼(11)에 패드 산화막(13)과 질화막(14)을 형성하고, 질화막(14)과 패드 산화막(13)을 패터닝하여 트렌치 형성을 위한 모트 패턴을 형성한다. 그리고, 질화막(14)과 패드 산화막(13)으로 형성된 모트 패턴을 마스크로 플라즈마 건식 식각에 의해 드러난 에피 실리콘웨이퍼(11)를 일정 깊이로 식각하여 트렌치를 형성한다. 이때, 트렌치 형성을 위한 에피 실리콘웨이퍼(11)의 플라즈마 건식 식각시, 에피 실리콘웨이퍼(11)의 내부에 형성된 매입층(12)을 식각 정지막으로 하여 에피 실리콘웨이퍼(11)의 식각을 멈춘다. 따라서, 트렌치가 형성될 매입층(12) 상부의 잔여 에피 실리콘웨이퍼를 개별 공정 조건에 맞게 식각하여 트렌치 깊이를 균일하게 관리할 수 있으므로 종래와 같은 웨이퍼 단차 발생을 방지할 수 있다.Next, as shown in FIG. 2B, a pad oxide layer 13 and a nitride layer 14 are formed on the epi silicon wafer 11, and the nitride layer 14 and the pad oxide layer 13 are patterned to form a mort pattern for trench formation. To form. The epitaxial silicon wafer 11 exposed by plasma dry etching is etched to a predetermined depth using a mort pattern formed of the nitride film 14 and the pad oxide film 13 to form a trench. At this time, during the plasma dry etching of the epi silicon wafer 11 for trench formation, the etching of the epi silicon wafer 11 is stopped using the buried layer 12 formed inside the epi silicon wafer 11 as an etch stop layer. Accordingly, the trench depth may be uniformly managed by etching the remaining epitaxial silicon wafer on the buried layer 12 on which the trench is to be formed, so as to prevent wafer step generation as in the prior art.
그리고, 매입층(12)을 이용한 식각 정지 이후, 에피 실리콘웨이퍼(11)와 매입층(12)과의 식각 선택비가 높은 조건으로 플라즈마 소스를 바꾸어 플라즈마 건식 식각에 의해 과도 식각을 실시한다. 따라서, 후속 트렌치 매입을 위한 절연물 증착에 용이하도록 트렌치 식각 프로파일을 향상시킬 수 있어, 단위 반도체 소자 간의 리키지를 효과적으로 방지할 수 있다.After the etch stop using the buried layer 12, the plasma source is changed under the condition that the etching selectivity between the epi silicon wafer 11 and the buried layer 12 is high, and the transient etching is performed by plasma dry etching. Therefore, the trench etch profile can be improved to facilitate the deposition of the insulator for subsequent trench embedding, thereby effectively preventing the leakage between the unit semiconductor devices.
더구나, N형 모스 트랜지스터에서 매입층(12)을 P형 반도체의 특성을 가진Si(1-X)-Ge(X)(X<0.3) 화합물로 형성하면, 트렌치 영역(소자 분리 영역) 상부를 지나는 폴리 게이트 라인에 형성된 기생 모스 트랜지스터가 턴 온(turn-on)되는 임계 전압을 높여주어 반도체 소자 분리 영역 아래에 형성될 수 있는 채널을 단절시켜 우수한 절연 특성을 얻을 수 있으므로, 후속의 추가적인 채널 스톱(stop)을 위한 이온 주입 공정을 필요로 하지 않게 된다.Furthermore, in the N-type MOS transistor, when the buried layer 12 is formed of a Si (1-X) -Ge (X) (X <0.3) compound having the characteristics of a P-type semiconductor, the upper portion of the trench region (element isolation region) is formed. Parasitic MOS transistors formed in the passing poly gate line increase the threshold voltage at which the transistors are turned on, thereby disconnecting channels that can be formed under the semiconductor device isolation region, thereby obtaining excellent isolation characteristics. There is no need for an ion implantation process for a stop.
그 다음 도 2c에 도시한 바와 같이, 에피 실리콘웨이퍼(11)를 열산화하여 트렌치 내벽에 라이너 산화막(15)을 형성한다. 그리고, 트렌치를 매입하기 위하여 절연물(16)을 두껍게 증착한다. 이때, 바람직하게는 상압 화학 기상 증착에 의해 절연물로서 산화막을 두껍게 증착한다. 그리고, 트렌치에 매입된 산화막은 그 자체로는 초집적 반도체 소자에 적합한 절연 특성을 갖고 있지 못하므로, 해당 반도체 소자에서 원하는 막의 성질을 갖도록 하기 위하여 퍼니스(furnace)에서의 고온 공정을 이용한 치밀화(densify) 공정을 실시한다. 이후, 질화막(14)을 정지막으로 한 화학 기계적 연마 공정 등에 의해 두껍게 증착된 절연물(16)을 평탄화함으로써 반도체 소자 분리를 위한 얕은 트렌치를 완성한다.Next, as shown in FIG. 2C, the epi silicon wafer 11 is thermally oxidized to form a liner oxide film 15 on the trench inner wall. Then, the insulator 16 is thickly deposited to fill the trench. At this time, preferably, an oxide film is thickly deposited as an insulator by atmospheric chemical vapor deposition. In addition, since the oxide film embedded in the trench does not itself have an insulating property suitable for a super-integrated semiconductor device, densify using a high temperature process in a furnace in order to have a desired film property in the semiconductor device. ) Perform the process. Subsequently, a shallow trench for semiconductor device isolation is completed by planarizing the thickly deposited insulator 16 by a chemical mechanical polishing process using the nitride film 14 as a stop film.
이와 같이 본 발명은 트렌치 형성을 위한 에피 실리콘웨이퍼의 식각시 인위적인 식각 정지막을 이용하여 트렌치 깊이를 균일하게 관리함으로써 웨이퍼의 단차 현상을 방지할 수 있으며, 추가적인 과도 식각 공정에 의해 후속 절연물 증착에 용이한 트렌치 식각 프로파일을 얻을 수 있어 단위 반도체 소자 간의 리키지를 방지할 수 있으며, 특히 N형 모스트랜지스터에서 반도체 소자 분리 영역 상부를 지나가는 게이트 폴리 라인에 형성된 기생 모스 트랜지스터가 턴 온되는 임계 전압을 높여주어 소자 분리 영역 아래에 형성될 수 있는 채널을 단절시켜 우수한 절연 특성을 얻을 수 있다.As described above, the present invention can prevent the step difference of the wafer by uniformly managing the trench depth by using an artificial etch stop layer during the etching of the epi silicon wafer for forming the trench, and is easy for subsequent insulation deposition by an additional transient etching process. The trench etch profile can be obtained to prevent leakage between unit semiconductor devices, and in particular, by increasing the threshold voltage at which the parasitic MOS transistor formed in the gate polyline passing over the semiconductor device isolation region in the N-type MOS transistor is turned on. Excellent insulation properties can be obtained by disconnecting the channels that may be formed below the region.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017199A KR100325598B1 (en) | 1999-05-13 | 1999-05-13 | method for shallow trench isolation of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017199A KR100325598B1 (en) | 1999-05-13 | 1999-05-13 | method for shallow trench isolation of semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000073735A KR20000073735A (en) | 2000-12-05 |
| KR100325598B1 true KR100325598B1 (en) | 2002-02-25 |
Family
ID=19585348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990017199A Expired - Fee Related KR100325598B1 (en) | 1999-05-13 | 1999-05-13 | method for shallow trench isolation of semiconductor devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325598B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102757527B1 (en) * | 2018-09-05 | 2025-01-22 | 삼성전자주식회사 | Gap-fill layer, method of forming the same, and semiconductor device fabricated by the method of forming the gap-fill layer |
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-
1999
- 1999-05-13 KR KR1019990017199A patent/KR100325598B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000073735A (en) | 2000-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990513 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20010329 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20011206 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20020208 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20020208 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20041222 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20051230 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20061227 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20080103 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080103 Start annual number: 7 End annual number: 7 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |