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KR100322545B1 - 건식 세정 공정을 전 공정으로 이용하는 반도체 장치의콘택홀 채움 방법 - Google Patents

건식 세정 공정을 전 공정으로 이용하는 반도체 장치의콘택홀 채움 방법 Download PDF

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KR100322545B1
KR100322545B1 KR1020000000968A KR20000000968A KR100322545B1 KR 100322545 B1 KR100322545 B1 KR 100322545B1 KR 1020000000968 A KR1020000000968 A KR 1020000000968A KR 20000000968 A KR20000000968 A KR 20000000968A KR 100322545 B1 KR100322545 B1 KR 100322545B1
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gas
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semiconductor device
filling
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고용선
송창용
정승필
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윤종용
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Abstract

건식 식각에 의한 손상막(damaged layer)을 제거하는 건식 세정을 전 공정으로 이용하는 반도체 장치의 콘택홀(contact hole) 채움 방법을 개시한다. 본 발명의 일 관점은, 건식 식각으로 하부 물질막을 선택적으로 노출하고, 노출되는 하부 물질막 상에 산화성 가스 및 산화물 반응 가스를 포함하는 소오스 가스(source gas)로부터 여기되는 플라즈마(plasma)를 제공하여 건식 식각으로부터 유발된 손상막을 이용하여 제거하는 건식 세정 단계를 수행한다. 이후에, 건식 세정 단계가 수행되는 챔버에 순차적으로 연결되어 클러스터(cluster)화된 별도의 챔버에서 수행되어 건식 세정된 콘택홀 내의 노출되는 하부 물질막 상이 오염원에 노출되는 것을 방지하며, 콘택홀을 채우는 도전막을 형성한다.

Description

건식 세정 공정을 전 공정으로 이용하는 반도체 장치의 콘택홀 채움 방법{Method of filling contact hole preceded by pre-dry cleaning for semiconductor device}
본 발명은 반도체 장치 제조에 관한 것으로, 특히 건식 식각에 의한 손상막을 제거하는 건식 세정을 전 공정(pre-process step)으로 이용하는 반도체 장치의 콘택홀 채움 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라서 세정 공정(cleaning process)의 중요성이 부각되고 있다. 예컨대, 건식 식각 방법(dry etching) 등으로 콘택홀을 형성하고, 콘택홀을 채우는 공정의 전단계(pre-step)로 콘택홀에 의해서 노출되는 반도체 기판 상 또는 콘택홀의 측벽 등을 세정하는 공정이 중요시되고 있다.
패터닝을 위한 건식 식각은, 플라즈마(plasma)에 포함된 반응성 이온(reactive ion)을 전압차를 이용하여 가속시켜 반도체 기판 상의 물질막 등을 식각하는 방법이다. 이러한 건식 식각은 반도체 장치에 적용되는 패턴이 미세화됨에 따라 그 이용이 증가하고 있다. 이러한 건식 식각은 이온 피격 효과(ion bombardment effect)를 수반하여 패터닝되는 물질막 하부의 반도체 기판 또는 다결정질 실리콘막에 격자 결함(lattice defect) 또는 격자 왜곡 현상을 유발할 수 있다.
이러한 격자 결함 또는 격자 왜곡 등으로 인해 상기한 건식 식각에 의해서 노출되는 반도체 기판 상에는 손상막(damage layer)이 형성된다. 손상막은 전기적 전도도를 저하시키는 등의 반도체 기판의 전기적 성질을 변화시킬 수 있다.
이러한 손상막을 제거하거나 손상막으로 인한 전기적 특성의 열화를 보상하기 위해서 다음과 같은 방법들이 이용되고 있다. 예컨대, 어닐링(annealing) 공정 또는 콘택홀을 채우는 플러그(plug) 등과 같은 도전성 물질막을 형성한 이후의 이온 주입 공정, 즉, 플러그 이온 주입 공정(plug implantation) 등을 실시하여 전기적 특성의 열화를 보상한다. 또는 건식 식각 공정 직후에 건식 식각에서 식각 마스크로 사용된 포토레지스트 패턴을 제거하는 애슁(ashing) 공정 등에서 반도체 기판의 표면을 산화시킨 후 형성된 산화막을 습식 식각 방법으로 제거하는 방법이 이용되고 있다. 또는, 콘택홀을 채우는 도전막의 하부에 형성되는 장벽막(barrier layer)을 형성하는 공정 이전에, 상기 콘택홀을 습식 세정하는 공정(wet cleaning) 등으로 반도체 장치의 전기적 특성의 열화를 방지하는 방법이 이용되고 있다.
그러나, 상기한 어닐링 공정 또는 플러그 이온 주입 공정은 추가의 경비 및 공정의 복잡화를 유발한다. 또한, 습식 세정 방법을 이용하는 경우는, 콘택홀이 형성되는 절연막 패턴을 구성하는 절연 물질이 다양하여, 상기 절연 물질 각각에 대한 습식 식각량이 달라져 콘택홀의 측벽에 요철 등과 같은 측벽 프로파일(profile)이 훼손되는 불량이 발생할 수 있다.
더욱이, 상기한 습식 세정 공정 등은 도전성 물질을 증착하는 증착 장비와는 다른 장비에서 독립적으로 수행되고 있다. 예를 들어, 배치(batch)식 세정 장비, 예컨대 왯 스테이션(wet station) 등에서 습식 세정 공정을 수행한 후 상기 증착이 수행되는 매엽식 증착 장비로 세정된 반도체 기판이 이동된다. 이러한 이동간에 상기 세정된 반도체 기판의 표면 등이 대기 중에 노출되어 자연 산화막의 형성 또는 불순물의 흡착 등과 같은 오염이 발생될 수 있다. 자연 산화막 등은 전기적 전도도를 저하시키는 등의 반도체 장치의 전기적 특성을 저하시키는 중요한 요인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 건식 식각 공정에 의해서 노출되는 반도체 기판 또는 도전막 상에 형성되는 손상막 또는 자연 산화막 등을 인 시튜로제거할 수 있는 건식 세정 방법을 전세정 공정으로 이용하여, 재오염을 방지하여 접촉 저항의 증가와 같은 전기적 특성 저하를 방지할 수 있는 반도체 장치의 콘택홀 채움 방법을 제공하는 데 있다.
도 1은 본 발명의 실시예에 의한 반도체 장치의 콘택홀 채움 방법을 설명하기 위해서 개략적으로 도시한 공정 흐름도이다.
도 2 내지 도 5는 본 발명의 실시예에 의한 콘택홀 채움 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 6 및 도 7은 본 발명의 실시예에 따른 건식 세정 단계에 사용되는 건식 세정 모듈(dry cleaning module)을 설명하기 위해서 개략적으로 도시한 도면이다.
도 8은 도 6 또는 도 7에 도시된 건식 세정 모듈을 포함하는 세정 및 증착 시스템(cleaning and deposition system)의 구성을 설명하기 위해서 개략적으로 도시한 도면이다.
도 9는 본 발명의 실시예를 따르는 건식 세정에 의해서 손상막이 제거된 반도체 기판 표면에서 측정된 접촉각(contact angle)을 도시한 그래프이다.
도 10은 습식 세정에 의해서 손상막을 제거한 반도체 기판 표면에서 측정된 접촉각을 도시한 그래프이다.
도 11은 써마 웨이브(therma wave) 측정 방법에 의해서 측정된 써마 웨이브지수를 도시한 막대 그래프이다.
도 12는 습식 세정에 따른 콘택홀의 프로파일 변형을 나타내는 SEM 사진이다.
도 13은 본 발명의 실시예를 따르는 건식 세정에 의한 콘택홀의 프로파일을 나타내는 SEM 사진이다.
도 14는 여러 가지 종류의 절연 물질의 열산화막에 대한 상대적인 식각비를 도시한 막대 그래프이다.
도 15는 본 발명의 실시예에 따른 콘택홀 채움 방법에 의한 접촉 저항 감소 효과를 설명하기 위해서 도시한 그래프이다.
<주요 도면 부호에 대한 간략한 설명>
100; 반도체 기판, 110; 손상막,
150; 자연 산화막, 200; 절연막,
300; 포토레지스트막, 250; 콘택홀,
410; 장벽막, 450; 도전막.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 하부 물질막 상에 절연막을 형성하고, 상기 절연막을 건식 식각으로 패터닝하여 상기 하부 물질막을 노출하는 콘택홀을 형성한다. 노출되는 상기 하부 물질막 상에 산화성 가스 및 산화물 반응 가스를 포함하는 소오스 가스로부터 여기되는 플라즈마를 제공하여 상기 콘택홀을 형성하는 단계로부터 유발된 손상막을 제거하여 건식 세정한다.
상기 건식 세정 단계는 산소 가스와 같은 산화성 가스 및 삼불화 질소 가스와 같은 불화 가스를 포함하는 소오스 가스로부터 여기되는 플라즈마를 이용한다. 이때, 상기 소오스 가스에는 헬륨 가스 또는 아르곤 가스가 더 포함될 수 있다. 상기 플라즈마는 마이크로웨이브 방식에 의해서 상기 소오스 가스로부터 여기되어 다운플로우 방식으로 상기 하부 물질막 상에 공급된다. 이때, 전압차를 인가하여 플라즈마를 가속하는 공정은 배제되는 것이 바람직하다.
상기 건식 세정 단계는 상기 손상막이 제거된 상기 하부 물질막 상에 산화물 반응 가스를 제공하여 상기 손상막을 제거하는 단계로부터 유발된 자연 산화막을 제거하는 단계를 더 포함한다. 이때, 상기 산화물 반응성 가스로 삼불화 질소 가스와 같은 반응성 가스를 수소 플라즈마와 함께 상기 자연 산화막 상에 제공하여 수행된다. 이때, 상기 수소 플라즈마는 마이크로웨이브 방식에 의해서 여기되어 다운플로우 방식으로 상기 자연 산화막 상에 공급될 수 있다.
이후에, 상기 건식 세정 단계가 수행되는 챔버에 순차적으로 연결되어 클러스터(cluster)화된 병도의 챔버에서 수행되어 상기 건식 세정된 상기 콘택홀 내의 노출되는 상기 하부 물질막 상이 오염원에 노출되는 것을 방지하며 상기 콘택홀을 채우는 도전막을 형성한다.
본 발명에 따르면, 콘택홀을 형성하는 건식 식각에 의해서 유발되는 손상막을 효과적으로 제거할 수 있다. 또한, 세정된 콘택홀 내부가 재오염되는 것을 방지할 수 있어, 콘택홀을 채우는 도전막과 하부 물질막과의 접촉 저항의 증가를 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1은 본 발명의 실시예에 의한 반도체 장치의 콘택홀 채움 방법을 설명하기 위해서 개략적으로 도시한 공정 흐름도이다.
본 발명의 실시예는 건식 식각에 의해서 유발되는 손상막을 제거하기 위해서 도전막으로 콘택홀을 채우는 전공정으로 콘택홀 내를 건식 세정(dry cleaning)하는 방법을 제시한다. 구체적으로, 절연막 상에 플라즈마를 가속하여 건식 식각으로 콘택홀을 형성하고(10), 건식 식각에 식각 마스크로 사용된 잔류하는 포토레지스트막을 제거한다(20). 이후에, 콘택홀을 채우는 도전막을 형성하는 전세정 공정으로 콘택홀을 건식 세정한다(30).
이러한 건식 세정은 플라즈마를 이용하는 소프트 식각(soft etch)으로 수행되어, 건식 식각에서 유발되는 손상막을 제거한다. 손상막은 콘택홀에 의해서 노출되는 하부 물질막, 예컨대, 실리콘 반도체 기판 또는 도전성의 다결정질 실리콘막의 표면에 유발되는 데, 주로, 건식 식각에 이용되는 플라즈마에 의한 이온 피격 현상에 의해서 유발된다. 이러한 이온 피격 현상은 주로 건식 식각의 효율을 증가시키기 위해서 플라즈마에 전압차를 인가하여 가속시키기 때문에 발생하는 것으로 알려져 있다. 이러한 손상막의 존재는 반도체 장치의 전기적인 특성을 저하시키는 요인이 작용할 수 있으므로, 건식 세정으로 제거하는 것이 바람직하다.
상기한 바와 같은 건식 세정, 예컨대, 플라즈마를 이용하는 소프트 식각은, 상기한 손상막을 제거할 때 이온 피격 현상이 유발되는 것을 최소화하도록 수행된다. 예를 들어, 일반적인 건식 식각 공정은 여기된 플라즈마를 가속하여 식각 효과를 극대화하는 방식으로 수행되나, 소프트 식각은 플라즈마를 가속하는 공정을 도입하지 않거나 최소화하는 방식으로 수행된다. 바람직하게는, 플라즈마를 가속하는공정을 도입하지 않으며 수행된다.
이하, 상기한 바와 같은 본 발명의 실시예를 도면들을 참조하여 보다 구체적으로 설명한다.
도 2 내지 도 5는 본 발명의 실시예에 의한 콘택홀 채움 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 6 및 도 7은 본 발명의 실시예에 따른 건식 세정 단계에 사용되는 건식 세정 모듈(dry cleaning module)을 설명하기 위해서 개략적으로 도시한 도면이고, 도 8은 도 6 또는 도 7에 도시된 바와 같은 건식 세정 모듈을 포함하는 세정 및 증착 시스템(cleaning and deposition system)의 구성을 설명하기 위해서 개략적으로 도시한 도면이다.
도 2를 참조하면, 반도체 기판(100) 상에 절연막(200)을 형성한 후, 포토레지스트막(300)을 식각 마스크로 패터닝하여 콘택홀(250)을 형성한다(10). 콘택홀(250)은 실리콘으로 이루어지는 반도체 기판(100) 상을 노출하는 경우를 예로 들지만, 콘택홀(250)이 다결정 실리콘막(도시되지 않음)을 노출하는 경우에도 본 발명의 실시예가 적용될 수 있다. 반도체 기판(100) 상에는 트랜지스터 구조(도시되지 않음) 등과 같은 동작 소자들이 형성되어 있으며, 이러한 동작 소자를 절연하는 절연막(200)을 다양한 절연 물질을 이용하여 형성한다.
절연막(200)은 필요에 따라 여러 종류의 절연 물질로 이루어지는 다중막 구조로 형성될 수 있다. 예를 들어, 대략 5000Å 정도 두께의 BPSG(BoroPhosphoSlicate Glass)막을 제1부절연막(201)으로 형성한 후, 대략 10000Å 정도 두께의 PE-TEOS(Plasma Enhanced TetraEthylOrthoSilane)막을 제2부절연막(205)으로 형성하여 다중막 구조를 형성하여, 절연막(200)으로 이용할 수 있다. 이와 같은 다중막 구조의 절연막(200)은 반도체 장치가 고집적화됨에 따라 점차 높아지는 단차를 극복하기 위해서 필수적으로 이용되고 있다.
상기한 바와 같이 절연막(200)을 형성한 후, 절연막(200)을 사진 식각 공정으로 패터닝하여, 하부의 반도체 기판(100) 상을 노출시키는 콘택홀(250)을 형성한다. 이때, 패터닝 공정은 건식 식각 방법을 이용하여 수행된다. 이러한 건식 식각 방법은 플라즈마를 상기한 절연막(200) 상에 공급하며, 이때, 상기 플라즈마에 전압차를 인가하여 플라즈마를 가속함으로써, 플라즈마에 의한 식각 효과를 극대화한다. 그러나, 이와 같이 전압차에 의해서 가속된 플라즈마는 절연막(200) 하부의 반도체 기판(100) 상에 손상을 입힐 수 있다. 즉, 콘택홀(200)에 의해서 노출되는 반도체 기판(100) 상에 이온 피격 효과에 의한 손상막(110)이 유발될 수 있다.
이러한 손상막(110)은 상기 건식 식각에 따른 이온 피격에 의해서, 노출되는 반도체 기판(100) 표면 인근에 격자 결함 또는 격자 왜곡이 발생하여 주로 유발된다. 이러한 손상막(110)의 존재는 후속 공정에서 접촉 저항을 증가시키는 요인으로 작용할 수 있어, 결국, 반도체 장치의 전기적 특성을 열화시키는 요인으로 작용할 수 있다. 따라서, 이러한 손상막(110)은 제거되는 것이 바람직하다.
한편, 상술한 바와 같이 콘택홀(250)을 패터닝한 후에, 절연막(200) 상에 잔류하는 포토레지스트막(300)을 제거한다. 예를 들어, 반도체 기판(100)을 애슁 시스템(asher system) 및 왯 스테이션 등으로 순차적으로 이전하여, 잔류하는 포토레지스트막(300)을 애슁(ashing)하고 황산 스트립(strip) 공정 등으로 제거한다. 이때, 콘택홀(250) 내에는 유기 성분의 잔류물이 잔존할 수 있다.
도 3을 참조하면, 반도체 기판(100) 상에 유발된 손상막(150)을 제거한다. 이러한 손상막(110)의 제거는 플라즈마를 이용하는 소프트 식각을 포함하는 건식 세정 공정으로 수행된다. 소프트 식각은 플라즈마의 화학적 식각 작용을 주로 이용한다. 즉, 플라즈마의 화학 반응적 요소를 주로 이용한다. 따라서, 반도체 기판(100)의 후면에 바이어스(bias) 인가함으로써, 플라즈마에 전압차를 주어 물리적인 식각 작용이 발생하는 것을 배제한다.
이를 위하여, 소프트 식각에 이용되는 플라즈마는 주로 리모트(remote) 방식으로 여기되며 다운플로우(downflow) 방식으로 반도체 기판(100) 상으로 이동되는 것이 바람직하다. 또한, 플라즈마를 여기하기 위해 인가되는 파워(power) 조건 및 플라즈마 소오스 가스 공급 조건 등과 같은 제어 조건이 조절된 유도 결합 플라즈마(induced coupled plasma) 또는 반응성 이온 식각(reactive ion etching) 방식으로 상기한 소프트 식각을 수행할 수도 있다.
리모트 방식을 적용할 경우, 도 6에 도시된 바와 같은 리모트 플라즈마 모듈(remote plasma module)을 포함하는 플라즈마 장치를 이용하여 상기한 건식 세정을 위한 소프트 식각을 수행할 수 있다. 이동되는 플라즈마 소오스 가스에 마이크로웨이브(microwave)에 의해서 소오스 가스가 플라즈마로 여기된다. 이러한 플라즈마는 다운플로우되어 반도체 기판(100) 상에 도달하게 된다.
이와 같은 플라즈마는 손상막(110)을 산화시켜 손상되지 않는 반도체기판(100)으로부터 선택적으로 제거한다. 이때, 플라즈마는 손상막(110)을 산화시키기 위한 산화성 래디컬(radical)을 함유하고, 산화된 손상막(110)을 제거하는 산화물 제거용 래디컬 등을 함유하는 것이 바람직하다. 예를 들어, 상기한 플라즈마는 손상막을 이루는 실리콘을 산화시킬 수 있는 산화성 가스와, 산화물 제거용 래디컬을 생성할 수 있는 산화물 반응 가스, 예를 들어, 불화 가스를 함유하는 플라즈마 소오스 가스로부터 여기될 수 있다.
산화성 가스로는 산소 가스(O2)를 도입할 수 있고, 불화 가스로는 삼불화 질소 가스(NF3) 등과 같은 불화 질소 가스 또는, 사불화 탄소 가스(CF4) 등과 같은 불화 탄소 가스를 도입할 수 있다. 본 발명의 실시예에서는 삼불화 질소 가스를 사용하는 경우를 예로 들어 기술한다. 이러한 플라즈마 소오스 가스는 헬륨 가스(He) 또는 아르곤 가스(Ar) 등과 같은 불활성 가스를 더 포함할 수 있다.
소오스 가스는 도 6에 도시된 바와 같이 반도체 기판(100)이 장착되는 챔버(5100)에 제공된다. 이때, 소오스 가스는 제1도입관(5200)을 통해 MFC(Mass Flow Controller)로 제어되어 챔버(5100)에 공급되며, 도중에 제공되는 마이크로웨이브에 의해서 플라즈마로 여기된다. 예를 들어, 삼불화 질소 가스를 대략 30sccm(Standard Cubic Centimeter per Minute) 내지 130sccm 정도 공급하고, 산소 가스를 대략 50sccm 내지 1000sccm, 헬륨 가스를 대략 10sccm 내지 1000sccm 공급한다. 바람직하게는 대략 35sccm의 삼불화 질소 가스, 70sccm의 산소 가스 및 500sccm의 헬륨 가스를 공급한다. 이러한 소오스 가스에 질소 가스(N2)를 대략10sccm 내지 1000sccm 정도 추가로 공급할 수 있다.
이러한 소오스 가스로부터 리모트 방식으로 여기되는 플라즈마(5300)는 챔버(5100)에 도입되어 다운플로우 방식으로 하부의 반도체 기판(100) 상에 제공된다. 플라즈마(5300)가 도입되는 챔버(5100)에는 석영 실드(quartz shield;5101)가 설치된다. 반도체 기판(100)은 히터부(heater part;5400)에 장착된 히팅 램프(heating lamp;5401)에 의해 가열된다. 이러한 히터부(5400) 상에는 석영 윈도(quartz window;5500)가 도입된다.
챔버(5100)는 터보 기계식 펌프(turbo mechanical pump) 및 드라이 펌프(dry pump)에 의해서 진공 배출되어 대략 0.1torr 내지 10torr 정도의 압력으로 유지된다. 그리고, 반도체 기판(100)의 온도는 상기 히팅 램프(5401)에 의해서 대략 5℃ 내지 200℃ 정도의 온도로 유지된다. 바람직하게는 대략 0.7torr의 압력 조건과 대략 40℃ 정도의 온도 조건을 유지한다. 한편, 마이크로웨이브는 대략 500W 내지 2000W 정도의 파워, 바람직하게는 대략 1000W 정도의 파워로 제공된다. 이와 같은 공정 조건으로 플라즈마를 이용하는 소프트 식각은 대략 100초(sec) 정도 수행될 수 있다. 그러나, 이러한 수행 시간은 공정의 제반 조건에 따라 달라질 수 있다.
한편, 상기한 바와 같은 손상막(110)을 제거하는 단계에서 사용되는 NF3가스 및 O2가스의 공급량을 조절함으로써, 반도체 기판(100) 또는 다결정 실리콘막을 이루는 실리콘 및 BPSG막(201) 등의 절연막(200)의 식각 속도 조절이 가능하다. 예를 들어, NF3가스의 공급을 증가시키면 BPSG의 식각 속도가 증가한다. 이때, 실리콘 또는 다결정 실리콘의 경우 식각 속도가 증가한다. 또한, O2가스를 증가시키면, 실리콘 또는 다결정 실리콘의 경우 식각 속도가 감소한다.
이와 같이 소오스 가스에 함유되는 NF3가스 및 O2의 공급비를 상대적으로 제어함으로써, 실리콘/BPSG의 식각비를 대략 0.53 내지 3.13 정도로 조절할 수 있다. 바람직하게는 대략 2 이하로 조절할 수 있다. 이와 같이 실리콘/BPSG의 식각비를 제어함으로써, 상기한 소프트 식각에 의해서 콘택홀(도 2의 250)의 측벽에 노출되는 BPSG막(201) 등이 심각하게 침해되는 것을 억제할 수 있다.
상기한 바와 같이 제공되는 플라즈마에 의해서 반도체 기판(100) 상에 유발된 손상막(110)은 소프트 식각되어 제거된다. 이러한 소프트 식각은 수행하는 조건에 따라 달라질 수 있으나, 대략 2 Å 내지 400Å 정도의 두께의 노출되는 반도체 기판(100) 상을 식각하여 손상막(110)을 제거한다.
소프트 식각에 의한 손상막(110)을 제거하는 단계는 상술한 바와 같이 마이크로웨이브에 의해서 여기되는 플라즈마를 다운플로우 방식으로 제공하여 수행할 수 있으나, 필요에 따라, 상기한 유도 결합 플라즈마 또는 반응성 이온 식각 방식으로 상기한 소프트 식각을 수행할 수 있다. 예를 들어, 유도 결합 플라즈마 방식을 이용할 경우, 대략 0.5torr의 압력 조건과 대략 200W의 인가 파워 및 대략 20℃의 온도 조건에서 15/10/625의 NF3/O2/He 비로 제공되는 소오스 가스로부터 플라즈마를 발생시켜 상기한 소프트 식각을 수행할 수 있다. 또한, 반응성 이온 식각 방식을 이용할 경우, 대략 150mtorr의 압력 조건과 대략 200W의 인가 파워 및 대략40℃의 온도 조건에서 5/50/200의 CF4/O2/Ar 공급량 비로 제공되는 소오스 가스로부터 플라즈마를 발생시켜 상기한 소프트 식각을 수행할 수 있다. 이때, 상기한 바와 같은 유도 결합 플라즈마 방식 또는 반응성 이온 식각 방식을 이용할 경우, 플라즈마 손상이 최소화되거나 실질적으로 발생하지 않을 조건, 예를 들어, 전압차에 이한 플라즈마를 가속하지 않는 조건으로 수행하는 것이 바람직하다. 즉, 바이어스 전압을 인가하는 것을 배제하는 것이 바람직하다.
이와 같은 손상막(110)을 제거하는 단계에서, 부가적으로, 포토레지스트막(300)을 제거하는 공정에 의해서 유발되는 유기 성분의 잔류물 또한 함께 제거될 수 있다. 즉, 포토레지스트막(300)을 제거하는 애슁 공정 또는 습식 세정 공정에서 콘택홀(250) 내에 유기 성분의 잔류물이 잔존할 수 있다. 플라즈마 내에는 산소 플라즈마와 같은 산화성 래디컬(radical)이 포함되므로, 유기 성분의 잔류물은 상기 산화성 래디컬과 반응하여 기상으로 제거될 수 있다.
한편, 손상막(110)이 제거되며 노출되는 반도체 기판(100)의 표면에는, 상기한 플라즈마에 의해서 자연적으로 산화되어 자연 산화막(150)이 유발될 수 있다. 즉, 플라즈마에 함유된 산소 플라즈마 등에 의해서, 노출되는 반도체 기판(100)이 자연적으로 산화될 수 있다. 이러한 자연 산화막(150) 또한 접촉 저항 등을 증가시키는 요인으로 작용할 수 있으므로, 제거되는 것이 바람직하다.
도 4를 참조하면, 손상막(110)을 제거하는 소프트 식각에서 유발되는 자연 산화막(150)을 제거한다. 자연 산화막(150)을 제거하는 단계는 상기한 손상막(110)을 제거하는 단계와 진공 단절 없이 인 시튜(in situ)로 수행하는 것이 바람직하다. 예를 들어, 도 7에 도시된 바와 같은 리모트 플라즈마 모듈의 챔버(5100) 내에 손상막(110)이 제거된 반도체 기판(100)을 도입한 후, 플라즈마를 반도체 기판(100) 상에 도입한다. 또한, 상기한 플라즈마와 더불어 반도체 기판(100) 상에 삼불화 질소 가스와 같은 불화 가스를 산화물 반응 가스로 제공한다.
상기한 플라즈마는 상기 삼불화 질소 가스와 같은 산화물 반응 가스가 자연 산화막(150)과 반응할 수 있도록 유도하는 역할을 한다. 예를 들어, 플라즈마는 수소 가스 및 질소 가스를 포함하는 소오스 가스로부터 여기될 수 있다. 상세하게는, 도 7에 도시된 바와 같이 제1도입관(5200)을 통해 MFC에 의해서 공급량 비가 제어되는 수소 가스 및 질소 가스를 챔버(5100) 내로 공급한다. 도중에, 수소 가스 및 질소 가스에 마이크로웨이브를 인가하여 수소 래디컬을 함유하는 플라즈마를 여기한다.
질소 가스는 대략 50sccm 내지 1000sccm의 흐름량으로 공급될 수 있으며, 수소 가스를 대략 50sccm 내지 100sccm의 흐름량으로 공급될 수 있다. 바람직하게는, 수소 가스를 대략 10sccm 정도 공급하고 질소 가스를 대략 400sccm 정도 공급하며, 도중에 대략 300W 정도의 파워의 마이크로웨이브를 인가하여 플라즈마를 여기한다. 한편, 챔버(5100)에 별도로 설치되는 제2도입관(5250)을 통해서 삼불화 질소 가스가 챔버(5100)에 공급된다. 예를 들어, 삼불화 질소 가스를 1sccm 내지 100sccm 정도, 바람직하게는 대략 90sccm 정도로 가스 상태로 공급하여 상기 자연 산화막(150)을 식각한다. 이때, 챔버는 0.01torr 내지 100torr 정도, 바람직하게는대략 3torr 정도의 압력으로 유지하며, 반도체 기판(100)의 온도를 대략 5℃ 내지 200℃ 정도, 바람직하게는 대략 25℃ 정도로 유지한다.
이와 같이 공급되는 삼불화 질소 가스는 플라즈마 내에 함유된 수소 래디컬과 함께 자연 산화막(150)을 이루는 실리콘 산화물(SiOX)과 반응한다. 상세하게는 삼불화 질소 가스가 수소 래디컬과 반응하여 삼불화 질소 수소 래디컬(NF3H*)과 같은 중간 반응물이 형성되고, 이러한 중간 반응물이 실리콘 산화물과 반응하여 육불화 이질소 실리콘(N2SiF6) 및 수증기 등과 같은 기상 부산물을 생성시킨다. 이에 따라, 자연 산화막(150)은 제거된다. 발생된 기상의 반응 부산물은 진공 배출에 의해서 챔버(5100) 바깥으로 제거된다. 이와 같은 부산물을 제거하기 위해서 대략 150℃ 정도의 온도 조건으로 대략 1분 정도 퍼징 및 펌핑(purging and pumping)하는 어닐링(annealing)을 상기한 자연 산화막(150)을 제거하는 단계 이후에 인 시튜로 수행할 수 있다.
상기한 바와 같은 자연 산화막(150)을 제거하는 단계는 대략 3분 정도 수행될 수 있다. 이때, 상기한 바와 같은 자연 산화막(150) 제거 조건으로는 대략 2Å/분의 산화막 식각 속도를 얻을 수 있다. 따라서, 공정 시간 등을 조절하여 대략 2Å 내지 400Å의 자연 산화막을 완전히 제거한다. 이와 같이 자연 산화막(150)이 제거됨에 따라, 오염되지 않고 큐어링(curing)된 깨끗한 반도체 기판(100)의 표면이 노출된다.
이와 같은 자연 산화막(150)을 제거하는 공정은 손상막(110)을 제거하는 공정이 수행된 챔버(도 6의 5100)에서 인 시튜로 순차적으로 수행될 수 있다. 즉, 손상막(110)을 제거하는 공정을 상술한 바와 같이 수행한 후, 중간 단계로 챔버(5100) 내를 펌핑 및 퍼징(pumping and purging)한 후, 상기한 바와 같이 수소 플라즈마 및 삼불화 질소 가스를 공급하여 자연 산화막(150)을 제거하는 단계를 수행할 수 있다.
필요에 따라 상기한 자연 산화막(150)을 제거하는 공정을 수행하는 자연 산화막(150) 제거용 건식 세정 모듈을 도 7에 도시한 바와 같이 별도로 설치하고, 상기한 손상막(110)을 제거하는 공정을 수행하는 건식 세정 모듈과 연결하여, 진공 단절 없이 반도체 기판(100)이 순차적으로 이동되도록 할 수 있다.
상술한 바와 같이 손상막(110) 제거 및 이에 따라 유발되는 자연 산화막(150)을 인 시튜로 제거함으로써, 콘택홀(250) 내를 건식 세정하는 단계가 이루질 수 있다.
도 5를 참조하면, 건식 세정된 콘택홀(250)을 채우는 도전막(450)을 형성한다. 예를 들어, 콘택홀(250)에 의해서 노출되는 반도체 기판(100) 상에 텅스텐막을 형성하여 상기한 도전막(450)으로 이용할 수 있다. 이러한 도전막(450)은 화학 기상 증착(chemical vapour deposition) 방법 또는 스퍼터링(sputtering) 방법으로 형성될 수 있다. 또한, 도전막(450)의 하부에는 반도체 기판(100)과의 계면에 도입되어 확산(diffusion)을 방지하는 장벽막(410)이 부수적으로 형성될 수 있다.
상기한 바와 같은 도전막(450)을 형성하는 단계는 상기한 손상막(110) 또는 자연 산화막(150)을 제거하는 단계를 포함하는 건식 세정 단계와 진공 단절 없이수행될 수 있다. 예를 들어, 도 8에 도시된 바와 같이 상술한 건식 세정 단계를 건식 세정 모듈(8100)의 챔버에서 수행한 후, 상기한 건식 세정 모듈(8100)의 챔버에 연결된 증착 모듈(8200)의 챔버에 반도체 기판(100)을 순차적으로 이전시킨다. 이때, 이전 모듈(transfer module;8600)을 통해서 반도체 기판(100)이 이전되며, 이러한 이전 모듈(8600)은 진공으로 유지되거나 불활성 가스 분위기로 유지되므로, 반도체 기판(100)은 산화 분위기 등과 같은 오염원에 노출되는 것이 방지될 수 있다. 즉, 이와 같이 건식 세정 단계와 진공 단절 없이 도전막(450)을 형성함으로써, 건식 세정된 반도체 기판(100) 상이 재오염되는 것을 방지할 수 있다.
상기한 바와 같이 손상막(110) 제거 단계 및 자연 산화막(150)을 제거하는 단계와 도전막(450)을 형성하는 단계를 진공 단절 없이 수행하기 위해서는, 도 8에 도시한 바와 같이 건식 세정 모듈(8100)과, 도전막(450) 또는 확산 장벽막(410)의 증착을 위한 다수의 증착 모듈들(8200, 8300, 8400, 8500)이 집단(cluster)으로 구성되는 세정 및 증착 시스템을 이용할 수 있다. 건식 세정 모듈(8100)은 도 6 또는 도 7에 도시된 바와 같이 구성될 수 있으며, 증착 모듈들(8200, 8300, 8500)은 통상의 매엽식 화학 기상 증착 시스템 또는 스퍼터링 시스템이 이용될 수 있다.
이러한 건식 세정 모듈(8100) 및 증착 모듈들(8200, 8300, 8400, 8500)들은 이전 모듈(8600)을 중심으로 설치되며, 이러한 이전 모듈(8600)에 설치되는 로봇 암(robot arm;도시되지 않음)에 의해서 반도체 기판이 순차적으로 이동될 수 있다. 또한, 이러한 이전 모듈(8600)에는 로드 락 챔버 모듈(load lock chamber module;8000)이 연결되어 상기한 세정 및 증착 시스템에 반도체 기판을 장착하거나탈착할 수 있도록 한다. 이러한 이전 모듈(8600) 및 로드 락 챔버 모듈(8000)은 진공으로 유지될 수 있으므로, 상기한 바와 같은 건식 세정 단계와 도전막(450) 형성 단계가 진공 단절 없이 진행될 수 있다.
이하, 본 발명의 실시예에 따른 효과들을 도면들을 참조하여 보다 구체적으로 설명한다.
도 9는 본 발명의 실시예에 따르는 건식 세정에 의해서 손상막이 제거된 반도체 기판 표면에서 측정된 접촉각(contact angle)을 도시한 그래프이다. 도 3을 참조하여 설명한 바와 같이, 콘택홀을 형성할 때 유발되는 손상막을 플라즈마를 이용하는 소프트 식각으로 제거한 후, 노출되는 반도체 기판 표면에서 접촉각을 측정하여 손상막이 제거되는 효과 정도를 측정하였다. 이때, 본 발명의 실시예를 따르는 소프트 식각은 대략 0.7torr의 압력 조건, 1100W의 마이크로웨이브 인가 조건, 40℃ 정도의 온도 조건에서 NF3/O2/He의 공급량 비를 35/70/500으로 조절하여 수행되었다. 또한, 상기한 소프트 식각으로 손상막을 제거한 후, 도 4를 참조하여 설명한 바와 같이 NF3가스 및 수소 플라즈마를 이용하는 자연 산화막 제거를 수행하였다.
일반적으로 접촉각은 물질막의 표면 상태를 측정하기 위한 수단으로 이용된다. 접촉각은 물질막 상에 액체를 떨어뜨렸을 때, 물질막 표면 상태에 따라 액상(liquid phase)의 표면이 상기 물질막 표면과 접촉하는 각을 의미한다. 따라서, 측정되는 접촉각은 물질막 표면에 의한 표면 장력에 따라 달라지게 된다. 일반적으로, 손상 또는 오염이 발생하지 않은 베어(bare)한 반도체 기판의 경우, 접촉각은 대략 77°로 알려져 있다. 그리고, 반도체 기판 상이 오염되거나 손상되면, 접촉각이 낮아지는 것으로 알려져 있다.
도 9에 도시된 그래프에 따르면, 대략 100초 정도의 소프트 식각으로 손상막이 모두 제거될 수 있음을 알 수 있다. 이에 반해, 종래의 습식 세정을 이용하는 경우에는 손상막의 제거가 용이하지 않음을 다음의 도 10으로부터 알 수 있다.
도 10은 습식 세정에 의해서 손상막을 제거한 반도체 기판 표면에서 측정한 접촉각을 도시한 그래프이다. 이때, 습식 세정은 SC-1 세정액을 이용하여 수행되고, 자연 산화막을 제거하기 위해서 200:1로 희석된 HF 용액 처리를 후공정으로 수행하였다. 이와 같이 처리된 반도체 기판 표면에서 접촉각을 측정하였다. SC-1 세정액은 통상 NH4OH:H2O2:H2O가 배합된 세정액을 의미한다. 상기한 SC-1 세정액을 이용하는 습식 세정은 각 횟수에서 대략 10분 정도로 유지하였다.
SC-1 세정액에 의한 습식 세정은 수 차례 반복되는 정도에 따라 접촉각이 달라지는 경향을 나타내나, 7회 내지 9회 정도 SC-1을 이용하는 습식 세정을 수행하여도 베어 기판에서 측정된 대략 77°의 접촉각 이하의 접촉각이 얻어졌다. 따라서, 도 10에 도시된 결과는, 습식 세정을 이용할 경우, 반도체 기판 표면으로부터 손상막을 완전히 제거하기는 어렵다는 것을 입증한다.
도 9 및 도 10에 도시된 결과는 본 발명의 실시예를 따르는 소프트 식각을 이용하여 손상막을 제거할 경우, 종래의 습식 세정에 비해 효과적으로 손상막을 제거할 수 있음을 알 수 있다. 도 9에 도시되듯이 본 발명의 실시예에 따른 소프트 식각을 이용할 경우 대략 100초 정도의 소프트 식각을 적용할 경우, 실질적으로 베어 기판 표면에서와 대등한 접촉각을 얻을 수 있다. 이는 본 발명의 실시예를 따르는 소프트 식각을 포함하는 건식 세정의 경우 손상막을 완전히 제거할 수 있음을 입증한다. 반면에, 도 10에 도시된 바와 같이 SC-1로 습식 세정할 경우 적어도 90분 이상의 장시간의 세정 시간을 소비하여도 베어 기판 수준으로 손상을 큐어링(curing)하기가 용이하지 않다.
상술한 바와 같은 본 발명의 실시예에 따른 효과는 도 11에 도시된 바와 같은 써마 웨이브(therma wave) 측정에 의해서도 입증된다. 써마 웨이브 측정의 표면 상태를 써마 웨이브 지수(therma wave unit)로 측정하는 측정 방법으로 손상 또는 오염이 없는 표면 상태를 가지는 베어 기판의 경우에 낮은 써마 웨이브 지수를 가진다. 그리고, 손상 또는 오염이 심할수록 높은 써마 웨이브 지수가 측정된다.
도 11은 써마 웨이브 측정 방법에 의해서 측정된 써마 웨이브 지수를 도시한 막대 그래프이다. 이때, 측정이 이루어진 샘플들은 도 9 및 도 10에서와 동일한 조건에서 준비되었다.
도 11에 도시된 바에 따르면, 대략 100초 정도의 소프트 식각을 수행할 경우에, 측정되는 써마 웨이브 지수가 베어 기판 수준 적도로 크게 감소한다. 반면에, 습식 세정의 경우 SC-1을 이용하여 9회 반복 습식 세정한 경우에도 베어 기판에 비해 높은 써마 웨이브 지수를 나타낸다. 이는 손상막이 완전히 제거되지 않았음을 의미한다.
이때, 상기한 소프트 식각을 대략 100초 정도 수행한 경우, 반도체 기판의 표면이 손상막의 표면으로부터 대략 330Å 정도의 식각된다. 반면에 습식 세정을 9회 반복할 경우 대략 270Å 정도의 식각이 이루어진다. 이를 상기한 바와 같은 써마 웨이브 지수 측정 및 접촉각 측정 결과와 연관시키면, 본 발명의 실시예를 따르는 소프트 식각의 경우가 실질적으로 손상막을 보다 완벽하게 제거할 수 있음을 알 수 있다.
한편, 본 발명의 실시예에 따르는 소프트 식각을 포함하는 건식 세정을 수행할 경우, 콘택홀의 프로파일이 손상되는 것을 방지할 수 있다. 일반적으로, 콘택홀을 이루는 절연막은 여러 가지 절연 물질로 이루어지는 다수의 부절연막들이 중첩된 다중막 구조로 형성된다. 따라서, 종래의 습식 세정에서 이용되는 세정액들에 대해서 상기한 부절연막들은 각기 다른 식각율을 나타낼 수 있다. 다음의 표 1은 여러 가지 화학 용액에 대한 여러 가지 물질막의 습식 식각 정도를 제시한다.
절연막 종류별 습식 식각량(Å)
종류 SC-1, 70℃,10분 SC-1, 50℃,10분 100:1 HF,60초 200:1 HF,90초 1000:1 HF,20분 LAL200,1분 LAL500,1분 인산,1분
열산화막(증착된) 15 3 35 26 9 218 590 2.2
열산화막(이온 주입된) 19 - 50 27 - 285 651 -
USG(증착된) 82 10 204 175 44 1518 4348 6
HTO(증착된) 53 22 91 82 24 520 1292 4.3
BPSG 427 102 313 273 111 314 571 48
LP-SiNX - - - - - - - 65
N-Poly 32 6 5 2 - 8 8 1.5
D-Poly 49 8 3 3 - - 4 1.8
PE-TEOS(증착된) 58 7 103 96 32 744 1916 -
PE-TEOS(어닐링된) 35 7 66 59 12 445 1160 -
P-SiH4 98 32 270 262 126 1402 2561 10.5
HDP 산화막 33 6 - 88 - - - 2.7
SiON 83 21 55 60 47 125 158 345
유동성 산화막 65 - 144 96 - 753 1753 -
WSiX 271 83 5 2 - - - -
상기한 표 1에 제시되듯이, 일반적으로 절연 물질의 종류에 따라 각각의 세정액에 대해서 다른 식각량을 나타낸다. 통상의 경우 콘택홀의 측벽은 다중으로 중첩된 부절연막들이 노출되게 된다. 따라서, 종래의 습식 세정을 이용할 경우, 노출되는 부절연막들이 각각 다른 식각량을 나타내어, 결국 콘택홀의 측벽 프로파일이 열악해질 수 있다.
예를 들어, BPSG막 상에 PE-TEOS막을 중첩하여 절연막을 형성하고, 이러한 절연막을 패터닝하여 콘택홀을 형성한 경우에, 콘택홀에 의해서 노출되는 BPSG막과 PE-TEOS막은 표 1에 제시된 바와 같이 습식 식각량에 큰 차이를 나타낼 수 있다. 따라서, 습식 세정, 예를 들어, SC-1을 이용하고 후공정으로 200:1 HF 희석 용액 처리를 수행할 경우, 콘택홀의 측벽에 턱이 발생하는 등의 측벽 프로파일 불량이 발생할 수 있다. 이러한 측벽 프로파일 불량은 후속의 도전막을 형성하는 공정에서 콘택홀 채움 불량의 요인으로 작용할 수 있다. 이러한 콘택홀의 측벽 프로파일이 불량해지는 것에 대한 예시는 다음의 도 12의 SEM(Scanning Electro Microscope)사진을 들 수 있다.
도 12는 습식 세정에 따른 콘택홀의 프로파일 변형을 나타내는 SEM 사진이다. 앞서 설명한 바와 같이 SC-1로 습식 세정한 후 200:1 HF 희석 용액으로 대략 30초 정도 처리한 후에, 도전막으로 확산 장벽막/텅스텐막을 증착한 구조의 단면을 SEM으로 관찰하였다. 이때, 절연막은 BPSG막을 5000Å 정도의 두께로 형성하고, BPSG막 상에 PE-TEOS막을 대략 10000Å 정도 형성된 구조를 이용하였다. 도 12에 명확히 도시되듯이, BPSG막이 형성된 부분에서 콘택홀의 측벽이 턱이 지게 되는 현상이 발생한다. 이는 표 1에 제시된 바와 같이 SC-1 및 HF 용액에 의한 BPSG막의 습식 식각량이 PE-TEOS막에 비해 대해서 월등히 우세한 점에 기인한다.
반면에, 본 발명의 실시예에 따르는 건식 세정의 경우, 건식 세정의 특성에 따라 절연막의 종류별에 따른 식각량의 차이가 미미하게 나타난다. 이는 다음의 도 13에 제시된 SEM 사진에 의해서 명백해진다.
도 13은 본 발명의 실시예를 따르는 건식 세정에 의한 콘택홀의 프로파일을 나타내는 SEM 사진이다. 이때, BPSG막을 5000Å 정도로 형성하고 BPSG막 상에 PE-TEOS막을 10000Å 정도 형성하여 절연막으로 이용하였다. 콘택홀의 프로파일 변형이 실질적으로 억제되었음을 알 수 있다.
이러한 본 발명의 실시예에 의한 효과는 다음의 도 14에 도시된 바에 의해서도 명백히 지지된다.
도 14는 여러 가지 절연 물질의 열산화막에 대한 상대적인 식각비를 도시한 막대 그래프이다. 도 14를 참조하면, 본 발명의 실시예를 따르는 소프트 식각으로손상막을 제거한 후, H2/NF3가스를 이용하여 자연 산화막을 제거하는 건식 세정 공정의 경우, 절연 물질 종류에 무관하게 거의 일정한 식각비를 나타낸다. 즉, 열산화막에 대해서 대략 1정도의 식각비를 나타낸다.
반면에 , 종래의 SC-1 및 200:1 HF 희석 용액을 이용하여 습식 세정할 경우, 절연 물질 종류에 따라 열산화막에 대한 식각비가 크게 차이가 난다. 특히, BPSG의 경우 열산화막에 대해서 52.1 배 정도 우세하게 식각될 수 있다. 반면에 PE-TEOS의 경우 BPSG에 비해 상대적으로 낮은 식각비를 나타낸다. 이에 따라, 도 12에 제시된 바와 같이 BPSG막/PE-TEOS막의 절연막을 이용할 경우, 상대적으로 BPSG막이 우세하게 식각되어 콘택홀의 측벽에 턱이 형성될 수 있다. 즉, 콘택홀의 측벽 프로파일이 불량해지는 문제가 발생할 수 있다. 그러나, 상기한 바와 같이 본 발명의 실시예를 따르는 건식 세정을 이용할 경우, 도 13에 제시된 바와 같이 양호한 콘택홀 측벽 프로파일을 유지할 수 있다. 이에 따라, 도전막으로 콘택홀을 채울 때 채움 불량이 발생하는 것을 방지할 수 있다.
한편, 본 발명의 실시예에 따르면 다음의 도 15에 도시된 바와 같이 접촉 저항의 증가를 억제할 수 있다.
도 15는 본 발명의 실시예에 따른 콘택홀 채움 방법에 의한 한 접촉 저항 감소 효과를 설명하기 위해서 도시한 그래프이다. 구체적으로, SC-1 및 200:1 HF 용액으로 습식 세정한 콘택홀을 도전막으로 채운 후, 접촉 저항을 측정하여 종래의 습식 세정을 이용하는 경우에 대한 그래프(1510)를 도시하였다. 이때, 도전막은 텅스텐막을 이용하였으며, 접촉 저항값은 단위 셀 당 평균값으로 구하였다.
비교 대상으로, SC-1로 습식 세정한 후 본 발명의 실시예를 따르는 자연 산화막 제거 공정을 수행한 경우에 대해서 측정된 그래프(1530)를 도시하였다. 또한, 본 발명의 실시예를 따르는 소프트 식각 및 자연 산화막 제거를 포함하는 건식 세정을 수행한 경우에 대해서 측정된 그래프(1550)도 도시하였다. 이러한 그래프들은 콘택 크기(contact size)에 따른 접촉 저항값의 변화를 나타낸다.
도 15에서 명확히 나타나듯이, 본 발명의 실시예를 따르는 참조 부호 1550의 경우에 습식 세정을 이용하는 경우인 참조 부호 1510에 비해 상대적으로 매우 낮은 접촉 저항을 나타낸다. SC-1로 습식 세정한 후 본 발명의 실시예를 따르는 자연 산화막 제거 공정을 수행한 경우에 대해서 측정된 그래프(1530) 또한, 상대적으로 낮은 접촉 저항을 나타내며, 이는 본 발명의 실시예를 따르는 자연 산화막 제거 공정이 매우 효과적임을 입증한다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 콘택홀을 형성하는 건식 식각에 의해서 유발되는 손상막을 효과적으로 제거할 수 있다. 또한, 세정된 콘택홀 내부가 재오염되는 것을 방지할 수 있어, 접촉 저항의 증가를 방지할 수 있다. 이에 따라, 반도체 장치의 전기적 특성 열화를 방지할 수 있다.

Claims (14)

  1. 하부 물질막 상에 절연막을 형성하는 단계;
    상기 절연막을 건식 식각으로 패터닝하여 상기 하부 물질막을 노출하는 콘택홀을 형성하는 단계;
    노출되는 상기 하부 물질막 상에 산화성 가스 및 산화물 반응 가스를 포함하는 소오스 가스로부터 여기되는 플라즈마를 제공하여 상기 콘택홀을 형성하는 단계로부터 유발된 손상막을 제거하는 건식 세정 단계; 및
    상기 건식 세정 단계가 수행되는 챔버에 순차적으로 연결되어 클러스터화된 별도의 챔버에서 수행되어 상기 건식 세정된 상기 콘택홀 내의 노출되는 상기 하부 물질막 상이 오염원에 노출되는 것을 방지하며 상기 콘택홀을 채우는 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  2. 제1항에 있어서, 상기 건식 세정 단계는
    상기 손상막이 제거된 상기 하부 물질막 상에 산화물 반응성 가스를 제공하여 상기 손상막을 제거하는 단계로부터 유발된 자연 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  3. 제2항에 있어서, 상기 자연 산화막을 제거하는 단계는
    상기 산화물 반응성 가스로 불화 가스를 사용하는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  4. 제3항에 있어서, 상기 불화 가스는
    삼불화 질소 가스인 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  5. 제3항에 있어서, 상기 자연 산화막을 제거하는 단계는
    상기 불화 가스와 함께
    수소 플라즈마를 상기 자연 산화막 상에 공급하여 수행되는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  6. 제5항에 있어서, 상기 수소 플라즈마는
    마이크로웨이브 방식에 의해서 여기되어 다운플로우 방식으로 상기 자연 산화막 상에 공급되는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  7. 제2항에 있어서, 상기 자연 산화막을 제거하는 단계는
    상기 손상막을 제거하는 단계와 진공 단절 없이 인 시튜로 수행되는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  8. 제2항에 있어서, 상기 도전막을 형성하는 단계는
    상기 자연 산화막을 제거하는 단계와 진공 단절 없이 수행되는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  9. 제1항에 있어서, 상기 소오스 가스의 상기 산화성 가스는
    산소 가스인 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  10. 제1항에 있어서, 상기 소오스 가스의 상기 산화물 반응 가스는
    불화 가스인 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  11. 제10항에 있어서, 상기 불화 가스는
    불화 질소 가스 또는 불화 탄소 가스인 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법
  12. 제1항에 있어서, 상기 소오스 가스는
    삼불화 질소 가스 및 산소 가스를 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  13. 제12항에 있어서, 상기 소오스 가스는
    헬륨 가스 또는 아르곤 가스를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
  14. 제1항에 있어서, 상기 플라즈마는
    마이크로웨이브 방식에 의해서 상기 소오스 가스로부터 여기되어 다운플로우 방식으로 상기 손상막 상에 공급되는 것을 특징으로 하는 반도체 장치의 콘택홀 채움 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100717811B1 (ko) * 2006-02-28 2007-05-11 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR101068149B1 (ko) * 2004-01-08 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002203810A (ja) * 2000-12-28 2002-07-19 Tokyo Electron Ltd 半導体装置の製造方法および半導体装置ならびに半導体装置の製造装置
US7111629B2 (en) 2001-01-08 2006-09-26 Apl Co., Ltd. Method for cleaning substrate surface
TW527646B (en) * 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
KR20030049086A (ko) * 2001-12-14 2003-06-25 (주)에이피엘 기판 건식 세정 장치 및 방법
US6531382B1 (en) * 2002-05-08 2003-03-11 Taiwan Semiconductor Manufacturing Company Use of a capping layer to reduce particle evolution during sputter pre-clean procedures
KR100499630B1 (ko) * 2002-10-08 2005-07-05 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100568425B1 (ko) * 2003-06-30 2006-04-05 주식회사 하이닉스반도체 플래시 소자의 비트라인 형성 방법
KR100591146B1 (ko) * 2003-07-11 2006-06-19 동부일렉트로닉스 주식회사 반도체 소자 및 반도체 소자의 본딩 패드 형성 방법
JP4343798B2 (ja) * 2004-08-26 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4282616B2 (ja) * 2005-02-04 2009-06-24 株式会社東芝 半導体装置の製造方法
JP4860295B2 (ja) * 2005-03-02 2012-01-25 エア・ウォーター株式会社 プラズマ処理方法
JP2006286802A (ja) * 2005-03-31 2006-10-19 Fujitsu Ltd 埋込配線の形成方法
US20070031609A1 (en) * 2005-07-29 2007-02-08 Ajay Kumar Chemical vapor deposition chamber with dual frequency bias and method for manufacturing a photomask using the same
US7829471B2 (en) * 2005-07-29 2010-11-09 Applied Materials, Inc. Cluster tool and method for process integration in manufacturing of a photomask
US8747960B2 (en) * 2005-08-31 2014-06-10 Lam Research Corporation Processes and systems for engineering a silicon-type surface for selective metal deposition to form a metal silicide
US7375038B2 (en) * 2005-09-28 2008-05-20 Applied Materials, Inc. Method for plasma etching a chromium layer through a carbon hard mask suitable for photomask fabrication
US8399360B1 (en) * 2005-11-17 2013-03-19 Cypress Semiconductor Corporation Process for post contact-etch clean
JP2007258347A (ja) * 2006-03-22 2007-10-04 Nitto Koki Kk 化合物半導体の製造方法及び化合物半導体の製造装置
US7628866B2 (en) * 2006-11-23 2009-12-08 United Microelectronics Corp. Method of cleaning wafer after etching process
KR100814259B1 (ko) * 2006-12-27 2008-03-17 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR101321424B1 (ko) * 2011-11-22 2013-10-22 김일욱 반도체 소자의 표면 처리 및 박막 성장 방법, 그리고 이를 구현하는 표면 처리 및 박막 성장 장치
JP2013201225A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体装置の製造方法
US10283615B2 (en) 2012-07-02 2019-05-07 Novellus Systems, Inc. Ultrahigh selective polysilicon etch with high throughput
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9093278B1 (en) * 2013-12-20 2015-07-28 Stats Chippac Ltd. Method of manufacture of integrated circuit packaging system with plasma processing
US9558928B2 (en) * 2014-08-29 2017-01-31 Lam Research Corporation Contact clean in high-aspect ratio structures
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US9396961B2 (en) * 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9576788B2 (en) * 2015-04-24 2017-02-21 Applied Materials, Inc. Cleaning high aspect ratio vias
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
KR102347402B1 (ko) * 2016-05-29 2022-01-04 도쿄엘렉트론가부시키가이샤 측벽 이미지 전사 방법
US9865484B1 (en) 2016-06-29 2018-01-09 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US20180261464A1 (en) * 2017-03-08 2018-09-13 Tokyo Electron Limited Oxide film removing method, oxide film removing apparatus, contact forming method, and contact forming system
JP6956551B2 (ja) * 2017-03-08 2021-11-02 東京エレクトロン株式会社 酸化膜除去方法および除去装置、ならびにコンタクト形成方法およびコンタクト形成システム
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
JP7176860B6 (ja) 2017-05-17 2022-12-16 アプライド マテリアルズ インコーポレイテッド 前駆体の流れを改善する半導体処理チャンバ
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP7349861B2 (ja) * 2019-09-24 2023-09-25 東京エレクトロン株式会社 エッチング方法、ダメージ層の除去方法、および記憶媒体

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2814021B2 (ja) * 1990-07-09 1998-10-22 三菱電機株式会社 半導体基板表面の処理方法
US5305519A (en) * 1991-10-24 1994-04-26 Kawasaki Steel Corporation Multilevel interconnect structure and method of manufacturing the same
US5266516A (en) * 1992-01-02 1993-11-30 Chartered Semiconductor Manufacturing Pte Ltd Method for making electrical contact through an opening of one micron or less for CMOS technology
JP2804700B2 (ja) * 1993-03-31 1998-09-30 富士通株式会社 半導体装置の製造装置及び半導体装置の製造方法
JP3529849B2 (ja) * 1994-05-23 2004-05-24 富士通株式会社 半導体装置の製造方法
JPH10321610A (ja) * 1997-03-19 1998-12-04 Fujitsu Ltd 半導体装置の製造方法
US5939334A (en) * 1997-05-22 1999-08-17 Sharp Laboratories Of America, Inc. System and method of selectively cleaning copper substrate surfaces, in-situ, to remove copper oxides
KR100274603B1 (ko) * 1997-10-01 2001-01-15 윤종용 반도체장치의제조방법및그의제조장치
US6107192A (en) * 1997-12-30 2000-08-22 Applied Materials, Inc. Reactive preclean prior to metallization for sub-quarter micron application
US6149829A (en) * 1998-03-17 2000-11-21 James W. Mitzel Plasma surface treatment method and resulting device
US5962345A (en) * 1998-07-13 1999-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce contact resistance by means of in-situ ICP

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101068149B1 (ko) * 2004-01-08 2011-09-27 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 형성방법
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