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JPH10321610A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH10321610A
JPH10321610A JP10019976A JP1997698A JPH10321610A JP H10321610 A JPH10321610 A JP H10321610A JP 10019976 A JP10019976 A JP 10019976A JP 1997698 A JP1997698 A JP 1997698A JP H10321610 A JPH10321610 A JP H10321610A
Authority
JP
Japan
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etching
oxide film
film
semiconductor device
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10019976A
Other languages
English (en)
Inventor
Yoshinori Suzuki
美紀 鈴木
Jun Kikuchi
純 菊地
Mitsuaki Nagasaka
光明 長坂
Shuzo Fujimura
修三 藤村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP10019976A priority Critical patent/JPH10321610A/ja
Priority to US09/026,695 priority patent/US6063300A/en
Priority to KR1019980009069A priority patent/KR100282564B1/ko
Publication of JPH10321610A publication Critical patent/JPH10321610A/ja
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Abstract

(57)【要約】 【課題】 対象物を軽くエッチするライトエッチ工程を
含む半導体装置の製造方法に関し、シリコンに損傷を与
えることが少なく、堆積シリコン酸化膜に対し十分なエ
ッチレート比を保ちつつ、固体シリコンを酸化すること
によって生成したシリコン酸化膜をエッチングすること
の可能な半導体装置の製造方法を提供する。 【解決手段】 冷却手段を備えたステージ上にマウント
され、表面に薄い酸化膜を有する半導体ウエハを所定温
度に冷却する工程と、水素と水蒸気を含有するガスにエ
ネルギを与え、プラズマ化する工程と、前記プラズマの
下流でかつ、プラズマ中で発生した電子や水素イオンが
ほとんど消滅した領域で弗化窒素含有ガスを添加する工
程と、前記弗化窒素含有ガスを添加したガスの流れを前
記半導体ウエハ表面に導き、前記半導体ウエハを前記所
定温度に冷却しつつ、前記薄い酸化膜をエッチする工程
とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に対象物を軽くエッチするライトエッチ
工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の集積度の向上のた
め、トランジスタ等の回路構成要素の寸法は縮小を続け
ている。回路構成要素の寸法が縮小すると、コンタクト
の面積も減少する。シリコン表面が大気に露出された
り、酸等の薬品で処理されると、その表面には容易に自
然酸化膜（化学酸化膜を含む）が発生する。コンタクト
領域の表面に自然酸化膜が存在する状態で、電極形成等
を行なうと、接触抵抗が増大してしまい、半導体装置の
性能の低下や故障につながる。
【０００３】そこで、シリコン表面に形成された自然酸
化膜を除去し、さらにその表面状態を安定に保つために
シリコン表面の水素終端を行なう方法が提案されてい
る。
【０００４】たとえば、水素プラズマを用いたドライ処
理(A. Kishimoto et al., Jpn. J.Appl. Phys., 29, 22
73, 1990)、水素原子または水素ラジカルを用いたドラ
イ処理(T. Takahagi et al., J. Appl. Phys., 68, 218
7, 1990)等が知られている。
【０００５】これらの方法によれば、自然酸化膜を除去
し、さらにシリコン表面を水素によって終端化すること
が可能であるが、シリコンの表面に損傷を与えることが
知られている。シリコン基板等に損傷を与えないで自然
酸化膜を除去し、表面を水素で終端化する技術が望まれ
ていた。
【０００６】水素と水蒸気を含むガスをプラズマ状態に
し、そのダウンフローにＮＦ3 を添加し、ダウンフロー
処理によって自然酸化膜を除去する方法が提案されてい
る(JKikuchi et al., J. Appl. Phys., 33, 1994,特開
平６−３３８４７８号の実施例の欄等) 。この技術によ
れば、シリコン表面に損傷を与えることなく、水素ラジ
カルにより自然酸化膜を除去し、表面を水素で終端化す
ることが可能である。
【０００７】
【発明が解決しようとする課題】本発明者らの実験によ
れば、水素と水蒸気を含むプラズマのダウンフローを利
用したライトエッチを常温以上で行なうと、ＣＶＤ酸化
膜やＰＳＧ（ホスホシリケートガラス）膜、ＢＰＳＧ
（ボロホスホシリケートガラス）膜等の堆積シリコン酸
化膜に対するエッチレートが、熱酸化によるシリコン酸
化膜や、自然酸化膜のような固体シリコンを酸化するこ
とによって形成されたシリコン酸化膜に対するエッチレ
ートよりも高くなることがわかった。
【０００８】たとえば厚いＢＰＳＧ膜を貫通して狭いコ
ンタクトホールを形成し、その底に露出するシリコン表
面の自然酸化膜を除去しようとすると、コンタクトホー
ルの側壁を過度にエッチングしてしまう可能性がある。
【０００９】本発明の目的は、シリコンに損傷を与える
ことが少なく、堆積シリコン酸化膜に対し十分なエッチ
レート比を保ちつつ、固体シリコンを酸化することによ
って生成したシリコン酸化膜をエッチングすることの可
能な半導体装置の製造方法を提供することである。すな
わち、堆積シリコン膜よりも固体シリコンを酸化して生
成したシリコン酸化膜の方が単位時間当たりのエッチン
グ量が多くなるようにする。
【００１０】本発明の他の目的は、良好な形状のコンタ
クトホールを有する半導体装置の製造方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】本発明の一観点によれ
ば、冷却手段を備えたステージ上にマウントされ、表面
に薄い酸化膜を有する半導体ウエハを所定温度に冷却す
る工程と、水素と水蒸気を含有するガスにエネルギを与
え、プラズマ化する工程と、前記プラズマの下流でか
つ、プラズマ中で発生した電子や水素イオンがほとんど
消滅した領域で弗化窒素含有ガスを添加する工程と、前
記弗化窒素含有ガスを添加したガスの流れを前記半導体
ウエハ表面に導き、前記半導体ウエハを前記所定温度に
冷却しつつ、前記薄い酸化膜をエッチする工程とを含む
半導体装置の製造方法が提供される。
【００１２】水素と水蒸気を含むガスのプラズマの下流
でかつプラズマ中で発生した電子や水素イオンがほとん
ど消滅した領域でＮＦ3 を添加し、そのダウンフローに
おいて半導体ウエハ表面上の薄い酸化膜を処理する場
合、半導体ウエハの温度に依存してエッチングレートが
変化することがわかった。
【００１３】たとえば、温度が４０℃以上であると、固
体シリコンを酸化することによって生成したシリコン酸
化膜のエッチレートはほとんど０となる。したがって、
自然酸化膜を十分除去しようとすると、周辺の堆積シリ
コン酸化膜は過度にエッチングされてしまう可能性が高
い。
【００１４】ところで、ウエハの平均温度を約２５℃以
下とすれば、固体シリコンを酸化することによって生成
したシリコン酸化膜のエッチレートが上がり、堆積シリ
コン酸化膜のエッチレートとほぼ同等以上となる。
【００１５】さらに、ウエハ温度を約２２℃以下とすれ
ば、固体シリコンを酸化することによって生成したシリ
コン酸化膜のエッチレートは、堆積シリコン酸化膜のエ
ッチレートよりも高くなる。
【００１６】このような温度に半導体ウエハを冷却しつ
つ、上述のダウンフロー処理を行なえば、堆積シリコン
酸化膜を過度にエッチングすることなく、コンタクトホ
ール底面等の薄い酸化膜を有効に除去することができ
る。
【００１７】本発明の他の観点によれば、水素含有ガス
を導入して該水素含有ガスを活性化するプラズマ発生部
と、該プラズマ発生部よりも下流に設けられてフッ化窒
素ガスまたはフッ化窒素含有ガスを導入するガス導入部
とを有する半導体製造装置の該ガス導入部の下流におい
て、接続孔を形成したＢＰＳＧ膜をエッチングする工程
を含む半導体装置の製造方法が提供される。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。なお、特定の構成を例にとって説明す
るが、制限的な意味は有さない。
【００１９】図１は、自然酸化膜等の薄い酸化膜を除去
するためのライトエッチ装置の構成を示す断面図であ
る。導波管１１を通って周波数２．４５ＧＨｚのマイク
ロ波が石英窓を備えた発光室１２に導入される。発光室
１２には、ガス導入口１３からＨ2 ＋Ｈ2 Ｏが導入され
る。なお、２つのガス導入口を設け、一方からＨ2 、他
方からＨ2 Ｏを導入してもよい。
【００２０】発光室下部には、石英管１４がＯリング１
８を介して結合されている。石英管１４の下端では、他
の石英管１６が結合され、結合部においてガス導入口１
５から導入されたＮＦ3 が添加される。なお、ＮＦ3 が
導入される位置は、イオンと電子が殆ど消滅している位
置である。たとえば、肉眼ではプラズマによる発光が認
められない領域である。このようなプラズマダウンフロ
ーの位置でＮＦ3 を導入することにより、水素ラジカル
の量が増大することが判明している。
【００２１】石英管１６は、カプラ１７、Ｏリング１８
を介し、処理チャンバ１９に結合されている。処理チャ
ンバ１９内には、水等の冷媒２２によって冷却すること
のできるステージ２１が配置され、その上に半導体ウエ
ハ１０を載置することができる。この半導体ウエハ１０
の表面上にプラズマダウンフローの流れをあてるよう
に、石英管１６、処理チャンバ１９は構成されている。
【００２２】なお、半導体ウエハ１０を取り囲むよう
に、石英製の覆い２３が配置されている。処理チャンバ
１９内は、真空ポンプ２０によって排気することができ
る。さらに、処理チャンバ１９の上方からレーザ温度計
２４の石英製導光部がウエハ１０上方に挿入されてい
る。
【００２３】レーザ温度計は、パルス状のレーザ光を導
入し、半導体ウエハ１０からの反射光を収集する。たと
えば、発振波長１．３μｍのＩｎＧａＰレーザからの発
振光を石英製導光部から導入し、シリコンで形成された
半導体ウエハ１０表面上に照射する。入射光は、一部上
面で反射し、他の部分は半導体ウエハ１０内に進入す
る。
【００２４】半導体ウエハ１０内に進入した光の一部
は、半導体ウエハ１０裏面で反射し、表面から出射す
る。半導体ウエハ表面で反射したレーザ光と、半導体ウ
エハ裏面で反射したレーザ光とは、半導体ウエハ１０上
方で干渉し、合成光を形成する。半導体ウエハ中の光路
長は、半導体ウエハの誘電率（屈折率）と厚さに依存す
る。半導体ウエハの温度が変化すると、誘電率が変化
し、熱膨張によって厚さも変化する。したがって、表面
の反射光と裏面の反射光の干渉が変化する。干渉の変化
をモニタすることによって温度変化を測定することがで
きる。
【００２５】レーザ光をパルス発振させると、パルスの
立ち上がり部において波長が変化する。この波長変化を
含めて干渉をモニタすると、温度が上昇しているか降下
しているかの判定も行なえる。一定の条件で作成した半
導体ウエハの温度を変化させ、レーザ温度計の干渉の較
正曲線を作成しておけば、干渉光をモニタすることによ
り、測定対象である半導体ウエハの平均温度を測定する
ことができる。
【００２６】たとえば、発振波長１．３μｍのＩｎＧａ
Ｐ半導体レーザを５０Ｈｚでパルス発振させ、干渉光を
モニタすると、シリコンウエハに対して干渉の一山が６
℃程度に相当する分解能が得られる。したがって、１℃
以下の分解能で半導体ウエハの温度を非接触で測定する
ことが容易である。なお、レーザ温度計のより詳細に関
しては、特開平８−１４５８１１号の段落〔００６３〕
〜〔００９５〕を参照されたい。
【００２７】ステージ２１を特に冷却することなく、シ
リコンウエハを水素と水蒸気を含むガスのプラズマダウ
ンフローによって処理した。２５枚のウエハの連続処理
において、ウエハの表面温度は４０℃程度まで上昇する
ことがわかった。プラズマ発光室１２において石英が加
熱し、その温度がガス等により運ばれ、半導体ウエハ１
０を加熱するためと考えられる。
【００２８】処理ガスに使用しているガスは、熱伝導の
良い水素を含むため、熱がウエハに運ばれ易い。半導体
ウエハが４０℃程度まで加熱されると、このダウンフロ
ー処理によって半導体ウエハ表面上の自然酸化膜をライ
トエッチすることが困難になることがわかった。
【００２９】上述の結果に注目し、図１に示すようなラ
イトエッチ装置を準備し、ステージ２１の温度を変化さ
せることにより、半導体ウエハ１０上のシリコン酸化膜
のエッチレートがどのように変化するかを調べた。
【００３０】図２は、半導体ウエハの温度によって種々
のシリコン酸化膜のエッチレートがどのように変化する
かを調べた結果を示すグラフである。横軸はウエハ温度
を℃で示し、縦軸は５分間のエッチング量をÅで示す。
ステージの温度を制御することにより、ウエハ温度９
℃、１５℃、２２℃、３０℃、４０℃で測定を行なっ
た。
【００３１】用いたサンプルの酸化膜は、Ａ：熱酸化膜
（ＳｉＯ2 で示す）、Ｂ：ＢＰＳＧ（ボロホスホシリケ
ートガラス）膜、Ｃ：ＣＶＤ酸化膜（ＨＴＯで示す）の
３種類である。
【００３２】熱酸化膜は、流量１２ｓｌｍのドライＯ2
雰囲気中にシリコンウエハを搬入し、８００℃で２０分
間保持した後、１０℃／分で１０００℃まで昇温し、膜
厚約１０００Åの熱酸化膜を形成した後、４℃／分の速
度で降温し、８００℃に達した時に半導体ウエハを外部
に取り出した。
【００３３】ＢＰＳＧ膜は、ソースガスとしてＴＥＯＳ
〔Ｓｉ（ＯＣ2 Ｈ5 ）4 〕、ＴＭＯＰ〔ＰＯ（ＯＣ
Ｈ3 ）3 〕、ＴＥＢ〔Ｂ（ＯＣ2 Ｈ5 ）3 〕を用い、Ｎ
2 をキャリアガスとし、ソースガス混合後Ｏ3 ／Ｏ2 を
混合し、ディスパージョンヘッドから４００℃に加熱し
た半導体ウエハ上に流して形成した。なお、各ガスの流
量は、ＴＥＢ：０．８ｓｌｍ、ＴＭＯＰ：０．８ｓｌ
ｍ、ＴＥＯＳ：１．５ｓｌｍ、Ｎ2 ：２５ｓｌｍ、
Ｏ3 ：１１５ｍｇ／分、Ｏ2 ：７．５ｓｌｍであった。
【００３４】Ｎ2 雰囲気中で８５０℃、２０分間のアニ
ールを行い、膜厚１０００ÅのＢＰＳＧ膜を得た。
【００３５】なお、形成されたＢＰＳＧ膜中のＢ成分は
３．１ｗｔ％であり、Ｐ成分は６．５ｗｔ％であった。
なお、ソースガスとしてＴＭＳ〔ＨＳｉ（ＯＣ
Ｈ3 ）3 〕、ＴＲＩＥＳ〔ＨＳｉ（ＯＣ2 Ｈ5 ）3 〕、
ＴＭＢ〔Ｂ（ＯＣＨ3 ）3 〕、ＴＥＦＳ〔ＦＳｉ（ＯＣ
2 Ｈ5 ）3 〕、ＴＭＰ〔Ｐ（ＯＣＨ3 ）3 〕、ＴＥＯＰ
〔ＰＯ（ＯＣ2 Ｈ5 ）3 〕等を用いることもできる。
【００３６】ＨＴＯ膜は、ＳｉＨ4 （４０ｓｃｃｍ）＋
Ｎ2 Ｏ（５００ｓｃｍ）をソースガスとし、圧力１Ｔｏ
ｒｒ、基板温度８００℃の条件で堆積させた。
【００３７】なお、一旦作成した厚さ約１０００Åの酸
化膜をエッチバックにより約５００Åの厚さとし、これ
を図１に示すプラズマダウンフロー型ライトエッチ装置
で処理して測定した。
【００３８】なお、自然酸化膜は厚さが２０Å程度であ
り、ライトエッチにより除去できたかできないかの判定
は可能であるが、エッチレートを測定することはできな
い。自然酸化膜として、大気に接触することにより作成
されるものの他、化学薬品と接触することにより作成さ
れる酸化膜が知られている。これらの自然酸化膜は、Ｆ
ＴＩＲによる赤外線分光によれば、熱酸化膜とその性質
が比較的近いことがわかる。したがって、熱酸化膜の実
験結果を自然酸化膜に当てはめることが可能である。
【００３９】図２のグラフを観察すると、４０℃におい
ては、ＳｉＯ2 膜のエッチング量はほとんど０であり、
これに対してＢＰＳＧ膜のエッチング量は１５Å以上も
ある。ＨＴＯ膜のエッチング量もＢＰＳＧ膜のエッチン
グ量よりはかなり少ないが、それでも３Å程度ある。Ｓ
ｉＯ2 膜をエッチしようとして長時間のエッチングを行
なうと、ＳｉＯ2 膜の所望厚さをエッチングできた時に
は、ＢＰＳＧ膜やＨＴＯ膜はＳｉＯ2 膜と較べ、著しく
多量にエッチングされてしまう。
【００４０】温度が３０℃になると、ＳｉＯ2 膜のエッ
チング量が増大し、ＢＰＳＧ膜やＨＴＯ膜のエッチング
量に近づく。なお、温度を降下させると、エッチング量
は共に増大する傾向を示しているが、変化量が膜の種類
によって異なっている。３０℃以下の温度においては、
ＢＰＳＧ膜とＨＴＯ膜のエッチング量はほぼ同等であ
る。
【００４１】２２℃においては、ＢＰＳＧ膜とＨＴＯ膜
のエッチング量よりも、ＳｉＯ2 膜のエッチング量が大
きくなっている。３０℃の結果と合わせて考察すると、
約２５℃付近でＳｉＯ2 膜のエッチング量とＢＰＳＧ膜
とＨＴＯ膜のエッチング量とが交差することがわかる。
【００４２】１５℃、９℃とさらにウエハ温度を下げる
と、ＳｉＯ2 膜のエッチング量の増加は、ＢＰＳＧ膜お
よびＨＴＯ膜のエッチング量の増加よりも大きく、その
差が開いていく。なお、これらの実験結果は、平坦な表
面上に作成したシリコン酸化膜をエッチングすることに
よって得た。コンタクトホールの底に形成された自然酸
化膜を除去する場合には、平坦な面におけるエッチレー
トよりもエッチレートが低下することが推定される。
【００４３】コンタクトホール底面上の自然酸化膜を効
果的にかつ短時間に除去するためには、ウエハ温度を低
下させることが好ましいとわかる。ウエハ温度は、約２
５℃以下が好ましく、さらに好ましくは２２℃以下であ
る。さらにウエハ温度を低下させれば、エッチングに要
する時間を短縮し、堆積したシリコン酸化膜とのエッチ
レート比を高めることもできる。
【００４４】なお、コンタクトホールの底面上の自然酸
化膜を除去した後、加熱チャンバにおいてウエハ上に堆
積した膜を加熱処理により除去する。この堆積膜はＮ2
ガス：１ｓｌｍ、圧力：１Ｔｏｒｒ、ウエハ温度：１０
０℃の条件で１分以内で除去できる。その後、大気に露
出することなく、電極等の堆積を行なうことが好まし
い。
【００４５】図３は、コンタクトホールを埋め込んで導
電層を形成するための装置の例を示す。ロードロックチ
ャンバ１２０にダウンフロー処理チャンバ１３０、加熱
チャンバ１４０、および成膜チャンバ１５０がゲートバ
ルブＧＶ（ＧＶ２、ＧＶ３、ＧＶ１）を介して結合され
ている。
【００４６】ウエハ１１０をロードロックチャンバ１２
０に導入し、ダウンフロー処理チャンバ１３０で自然酸
化膜を除去した後、加熱チャンバ１４０で堆積膜を除去
し、成膜チャンバ１５０で配線層の形成等を行なえばよ
い。ダウンフロー処理チャンバ１３０には、図１に示す
ようなダウンフローによりライトエッチを行なう構成が
設けられている。
【００４７】なお、図３に示す処理装置において、処理
チャンバの数は任意に増加させることができる。たとえ
ば、形成する配線層の構成に応じ、成膜チャンバの数を
増大させてもよい。
【００４８】図４、図５は、本発明の実施例による半導
体装置の製造方法を説明するための半導体装置の概略断
面図である。
【００４９】図４（Ａ）に示すように、シリコンウエハ
３１の表面上にフィールド酸化膜３３を形成した後、ゲ
ート酸化膜３４、多結晶シリコンゲート電極３５、タン
グステンシリサイド等のシリサイドゲート電極３６、高
温ＣＶＤ酸化膜（ＨＴＯ）等の絶縁層３７の積層構造を
形成し、ゲート電極の形状にパターニングする。各ゲー
ト電極構造の側壁上に、酸化膜等のサイドウォールスペ
ーサ４０を形成する。
【００５０】なお、ゲート電極形成後、または／および
サイドウォールスペーサ形成後にイオン注入を行い、ｎ
型ソース／ドレイン領域３８、３９を形成する。なお、
シリコンウエハ３１は、ｐ型シリコンウエハでもよく、
ｐ型ウェルを有するシリコンウエハでもよい。また、ゲ
ート電極上の絶縁層３７は、この上に配線層を交差させ
る場合に必要なものであり、回路の構成に応じて省略し
てもよい。
【００５１】図４（Ｂ）に示すように、半導体ウエハ３
１上にゲート電極を覆ってＢＰＳＧ膜４２を形成する。
ＢＰＳＧ膜４２は、リフロー等により平坦化されてい
る。なお、ＣＭＰ（化学機械研磨）等、他の平坦化法を
用いてもよい。ＢＰＳＧ膜４２表面上に、レジストパタ
ーン４４を形成する。レジストパターンは、ソース／ド
レイン領域３８、３９に達するコンタクトホールを形成
するための開口部を有する。
【００５２】なお、中央のｎ型領域３８にビット線を接
続し、両側のｎ型領域３９に蓄積キャパシタを接続して
ＤＲＡＭを作成する場合を想定している。このような場
合、中央の開口はたとえば径０．３μｍの円形であり、
両側の開口は短径０．４μｍ長径０．６μｍの楕円形で
ある。またＢＰＳＧ膜４２はたとえば厚さ１．８〜２．
０μｍである。
【００５３】レジストマスク４４をエッチングマスクと
し、異方性エッチングによりＢＰＳＧ膜４２をエッチ
し、ｎ型領域３８、３９に達するコンタクトホールを作
成する。その後、レジストマスク４４は除去する。
【００５４】図４（Ｃ）に示すように、ＢＰＳＧ膜４２
を貫通するコンタクト孔を形成した後、水素と水蒸気を
含むガスのプラズマのダウンフローにおいてＮＦ3 を添
加したプラズマダウンフロー処理によりコンタクトホー
ル底面に形成されている可能性のある自然酸化膜４５を
除去する。
【００５５】この際、図３に示すダウンフロー処理チャ
ンバ１３０内で、冷却したステージ上にシリコンウエハ
３１を載置し、レーザ温度計でウエハの平均温度をモニ
タしつつ、ダウンフローによるライトエッチを行なう。
ウエハの温度が設定範囲を外れた時はステージの冷却量
を制御して自動的にウエハの平均温度を調節する。ウエ
ハ３１の温度を低く設定するとこにより、ＢＰＳＧ膜４
２のエッチング量を抑え、かつコンタクトホール底面上
の自然酸化膜４５を効率的に除去することができる。
【００５６】コンタクトホール底面上の自然酸化膜を除
去した後、加熱チャンバにてウエハ上の堆積膜を除去
し、さらにシリコンウエハ３１を大気にさらすことな
く、真空中または非酸化性雰囲気中で搬送し、図３に示
す成膜チャンバ１５０に移送する。
【００５７】図５（Ｄ）に示すように、シリコンウエハ
３１表面上にアモルファスシリコン層４６を堆積する。
アモルファスシリコン層４６は、自然酸化膜を除去した
ｎ型領域３８、３９の表面上に堆積され、良好なコンタ
クトを形成する。アモルファスシリコン膜４６を堆積し
た後、ＢＰＳＧ膜４２上面上のアモルファスシリコン膜
をＣＭＰ等により除去する。
【００５８】なお、シリコン表面にＴｉ／ＴｉＮ／Ａｌ
積層の配線層を形成する場合は、１つの処理チャンバ内
でＴｉ／ＴｉＮの積層をスパッタリングで形成し、他の
処理チャンバに移送してＡｌをスパッタすればよい。
【００５９】ＤＲＡＭを作成する場合は、図５（Ｅ）に
示すように、アモルファスシリコン層４６の形成の後、
シリコン酸化膜、タンタル酸化膜等のキャパシタの誘電
体膜４７を酸化、窒化、誘電体膜堆積等により形成し、
対向電極４８をたとえばアモルファスシリコン堆積等に
より形成する。ｎ型領域３８上方では少なくとも上面の
誘電体膜４７は除去し、対向電極４８と同一材料のプラ
グ４９でコンタクト孔内を埋め込む。
【００６０】その後、他のＢＰＳＧ膜５０を堆積し、コ
ンタクト孔を形成し、ビット線５１を形成する。この
時、ビット線５１形成前に前述同様のダウンフロー処理
を行い、アモルファスシリコン層４６、４９表面上の自
然酸化膜を除去する。ビット線は、Ｔｉ層、ＴｉＮ層を
連続スパッタリングで堆積し、その上にＷ層を堆積し、
パターニングして形成する。
【００６１】図２に示す実験においては、厚さ約１００
０Åの酸化膜を形成した後、エッチバックして約５００
Åの厚さとし、この酸化膜に対してプラズマダウンフロ
ー処理によるエッチングを行った。その後の研究によ
り、さらに新たな事実が判明した。ＢＰＳＧ膜等の堆積
膜は、通常高温でリフロー（メルト）処理およびその後
のアニール処理を行って膜質を緻密化する。このような
処理後のＢＰＳＧ膜は、その表面と内部とでプラズマダ
ウンフロー処理によるエッチング速度が異なることが判
明した。
【００６２】図６に実験結果を示す。サンプルとして、
図２に示した実験におけるサンプルＡ同様の熱酸化膜Ａ
（ただしエッチバックは行わない）、図２のサンプルＢ
と同様、ＢＰＳＧ膜を成膜し、メルト処理した後、表面
部分をエッチング除去したサンプルＢ，およびＢＰＳＧ
膜を成膜し、メルト処理したままの酸化膜ＢＯの３種類
を用いた。サンプルＢＯのエッチングはＢＰＳＧ膜上面
および孔の上部のエッチングに相当し、サンプルＢのエ
ッチングは孔の内部のエッチングに相当すると考えられ
る。
【００６３】エッチングは、図１に示すようなプラズマ
ダウンフローエッチング装置を用いた。エッチング中、
ウエハは全て９℃に保持した。図２に示す実験では、９
℃における熱酸化膜Ａのエッチング量は約９０Å／５
分、９℃におけるＢＰＳＧ膜Ｂのエッチング量は約７０
Å／５分であった。
【００６４】図６の横軸はエッチング時間を単位（秒）
で示し、縦軸はエッチング深さを単位（Å）で示す。エ
ッチング時間が１分、２分、３分、５分となる時点で、
エッチング深さを測定した。
【００６５】ウエハ温度が９℃であるため、熱酸化膜Ａ
のエッチング量は約１６０Å／５分であり、ＢＰＳＧ膜
Ｂのエッチング量約６０Å／５分、ＢＰＳＧ膜ＢＯのエ
ッチング量約９０Å／５分よりも多い。なお、図２のエ
ッチングレートからの差は、エッチング条件の差による
ものと考えられる。
【００６６】注目すべきことは、成膜しメルトしたまま
のＢＰＳＧ膜ＢＯのエッチング量は、成膜し、メルト
し、さらに表面層を除去したＢＰＳＧ膜Ｂのエッチング
量よりも大幅に多いことである。
【００６７】エッチング時間が２分以下の領域では、サ
ンプルＢとＢＯのエッチング深さの差は明らかにエッチ
ング時間と共に増加している。エッチング時間が、２分
を越えた領域ではサンプルＢとＢＯのエッチング深さの
差はあまり変化していない。従って、エッチング速度の
速い領域は、ＢＰＳＧ膜の表面の厚さ約６０Åの領域で
あろう。成膜条件等を変化させた場合でも、エッチング
速度の速い領域は厚さ１００Å以下であろう。
【００６８】以上の実験結果により、ＢＰＳＧ膜のプラ
ズマダウンフロー処理によるエッチレートは、厚さ１０
０Å以下であろう表面部分とそれより深い内部とで異な
ることが判った。表面部分におけるエッチレートは、内
部におけるエッチレートよりも格段に大きい。別の言葉
で表せば、メルトしたＢＰＳＧ膜は、表面近傍がエッチ
ングされやすく、内部はエッチングされ難い。
【００６９】コンタクト孔形成後、コンタクト孔の底面
上の自然酸化膜を除去するエッチングを考えるとコンタ
クトホール最上部（たとえば表面から約１００Åの深さ
まで）のＢＰＳＧ膜はエッチングされやすく、それより
低い位置のコンタクト孔側壁はエッチングされ難いこと
となる。
【００７０】図７は、この現象を積極的に利用した実施
例を示す。図７（Ａ）は、図４（Ｃ）に相当する工程を
示す図である。図４（Ａ）、（Ｂ）に示すように、シリ
コンウエハ上にフィールド酸化膜、ゲート電極構造、ソ
ース／ドレイン領域を作成した後、ゲート電極を覆って
ＢＰＳＧ膜４２を形成し、メルト処理、アニール処理を
施す。表面を平坦化したＢＰＳＧ膜上に、図４（Ｂ）に
示すようにレジストパターンを形成し、異方性エッチン
グによりコンタクト孔を作成する。
【００７１】その後、レジストマスクをアッシング等に
より除去する。さらに、パーティクルや汚染物除去のた
め、ウエットクリーニングを施す。このウエハに水素ダ
ウンフロー処理を施す。
【００７２】図７（Ａ）は、水素ダウンフロー処理によ
るライトエッチング工程を示す。図１に示すようなライ
トエッチ装置を用い、水素および水蒸気を含むガスのプ
ラズマのダウンフローにＮＦ3 を追加し、さらにその下
流でシリコンウエハのダウンフロー処理を行って自然酸
化膜４５を除去する。
【００７３】このライトエッチングにおいて、ＢＰＳＧ
膜４２の表面に近い部分は比較的大きなエッチングレー
トを示し、コンタクト孔の角部が丸めこまれる。ＢＰＳ
Ｇ膜４２の深い部分においては、エッチングレートが低
いため、コンタクト孔の深い部分では寸法が変更される
程度は少ない。従って、コンタクト孔の径をほぼ設計値
に保ちつつ、コンタクト孔頂部の角部を丸めこむ事がで
きる。
【００７４】このライトエッチング工程の後、ウエハを
加熱チャンバに搬入し、加熱によりライトエッチング工
程により生じた堆積膜を除去する。その後、ウエハを電
極成膜チャンバに搬入する。
【００７５】図７（Ｂ）は、図５（Ｄ）同様の電極成膜
工程を示す。ウエハ上に多結晶シリコン層を堆積し、凹
部をレジスト等で充填した後、ＣＭＰ等により表面を研
磨することにより、ＢＰＳＧ膜４２表面を露出させ、成
膜した多結晶シリコン層４６を各コンタクト孔毎に分離
する。
【００７６】この工程において、多結晶シリコン層の代
わりに他の導電層、例えばアルミニウムやアルミニウム
合金層、Ｔｉ／ＴｉＮ／Ａｌ（Ａｌ合金）積層等を形成
することもできる。コンタクト孔頂部の角部が丸めこま
れてるため、電極層のカバレッジが良好となる。
【００７７】シリコン表面の自然酸化膜除去とコンタク
ト孔頂上角部の丸めこみとを同時に行う場合を説明した
が、コンタクトホール頂部の径を拡げるのみでもよい。
たとえば多層配線の上部配線用コンタクト孔の頂部の径
を拡げることもできる。
【００７８】なお、コンタクト孔の断面形状を変化させ
たくない場合には、以下のような方法を用いることもで
きる。図４（Ａ）、（Ｂ）に示すように、半導体ウエハ
上に酸化膜、ゲート電極等を形成し、これらを覆ってＢ
ＰＳＧ膜を成膜する。ＢＰＳＧ膜をメルトし、アニール
し、膜質を改善する。その後、ＢＰＳＧ膜の表面層をフ
ッ酸系のウエットエッチングによって除去する。このウ
エットエッチング処理により、ＢＰＳＧ膜中エッチング
速度の速い表面層が除去される。厚さ１００Å以上の表
面層を除去すればよい。残ったＢＰＳＧ膜は、プラズマ
ダウンフロー処理によるライトエッチングに対して深さ
によらず均一なエッチングレートを示すものとなる。
【００７９】表面層を除去したＢＰＳＧ膜の表面上に図
４（Ｂ）に示すようにレジストパターンを形成し、コン
タクト孔を作成し、自然酸化膜を除去し、電極層を形成
する工程を前述の実施例同様に行う。
【００８０】本実施例においては、メルトしたＢＰＳＧ
膜の表面層をあらかじめ除去しているため、ＢＰＳＧ膜
のエッチング速度は深さによらず均一で、自然酸化膜に
比較してエッチングされ難い。このため、コンタクト孔
側壁の形状を変化させること無く自然酸化膜等をライト
エッチングすることができる。
【００８１】なお、ＢＰＳＧ膜表面層をエッチングした
後、コンタクト孔を形成する場合を説明したが、コンタ
クト孔形成後残ったＢＰＳＧ膜の表面層をフッ酸系ウエ
ットエッチング等により除去してもよい。
【００８２】なお、シリコン表面に形成される自然酸化
膜を除去し、その上に導電層を形成する場合を説明した
が、自然酸化膜が形成されるものであれば、シリコン以
外の導電体表面で同様の処理を行なってもよい。半導体
装置の構成は、上述のものに限らないことは当業者に自
明であろう。
【００８３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００８４】
【発明の効果】以上説明したように、本発明によれば、
水素プラズマダウンフロー処理において被処理物を冷却
しながら処理することにより、堆積シリコン酸化膜に対
し、高いエッチレート比を保ちつつ、固体シリコンを酸
化することによって形成したシリコン酸化膜をライトエ
ッチすることができる。特に自然酸化膜を効率的にエッ
チすることができる。
【００８５】堆積シリコン酸化膜に形成した接続孔頂部
を効率的に丸め込むことができる。その上に形成する電
極層のステップカバレージが向上する。
【図面の簡単な説明】
【図１】本発明の実施例に用いるライトエッチ装置の構
成を概略的に示す断面図である。
【図２】本発明者らの行なったダウンフロー処理による
ライトエッチの実験結果を示すグラフである。
【図３】半導体装置の製造に用いることのできるマルチ
チャンバ処理装置の構成例を示す平面図である。
【図４】本発明の実施例による半導体装置の製造方法を
説明するための半導体ウエハの断面図である。
【図５】本発明の実施例による半導体装置の製造方法を
説明するための半導体ウエハの断面図である。
【図６】実験結果を示すグラフである。
【図７】本発明の他の実施例による半導体装置の製造方
法を説明するための半導体ウエハの断面図である。
【符号の説明】
１０ 半導体ウエハ １１ 導波管 １２ 発光室 １３、１５ ガス導入口 １４、１６ 石英管 １７ カプラ １８ Ｏリング １９ 処理チャンバ ２１ ステージ ２２ 冷媒 ２３ 覆い ２４ レーザ温度計 ３１ シリコンウエハ ３３ フィールド酸化膜 ３４ ゲート酸化膜 ３５ 多結晶シリコンゲート電極 ３６ シリサイドゲート電極 ３７ 絶縁層 ３８、３９ ソース／ドレイン領域 ４０ サイドウォールスペーサ ４２ ＢＰＳＧ膜 ４４ レジストパターン ４５ 自然酸化膜 ４６ アモルファスシリコン層 １１０ ウエハ １２０ ロードロックチャンバ １３０ ダウンフロー処理チャンバ １４０、１５０ 成膜チャンバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長坂 光明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 藤村 修三 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）冷却手段を備えたステージ上にマ
    ウントされ、表面に薄い酸化膜を有する半導体ウエハを
    所定温度に冷却する工程と、 （ｂ）水素と水蒸気を含有するガスにエネルギを与え、
    プラズマ化する工程と、 （ｃ）前記プラズマ化されたガスの流れの下流で弗化窒
    素含有ガスを添加する工程と、 （ｄ）前記弗化窒素含有ガスを添加したガスの流れを前
    記半導体ウエハ表面に導き、前記半導体ウエハを前記所
    定温度に冷却しつつ、前記薄い酸化膜をエッチする工程
    とを含む半導体装置の製造方法。
  2. 【請求項２】 前記所定温度が約２５℃以下である請求
    項１記載の半導体装置の製造方法。
  3. 【請求項３】 前記所定温度が約２２℃以下である請求
    項１記載の半導体装置の製造方法。
  4. 【請求項４】 さらに、（ｅ）前記半導体ウエハにレー
    ザ光を照射し、表面と裏面とで反射されるレーザ光の干
    渉を測定することにより前記半導体ウエハの平均温度を
    モニタする工程を含む請求項１〜３のいずれかに記載の
    半導体装置の製造方法。
  5. 【請求項５】 さらに、（ｆ）前記モニタした半導体ウ
    エハの平均温度を前記ステージの冷却手段にフィードバ
    ックし、前記半導体ウエハの平均温度を自動的に前記所
    定温度に保つ工程を含む請求項４記載の半導体装置の製
    造方法。
  6. 【請求項６】 前記半導体ウエハが開口を有する堆積酸
    化シリコン膜を表面に有する請求項１〜５のいずれかに
    記載の半導体装置の製造方法。
  7. 【請求項７】 前記堆積酸化シリコン膜がＢＰＳＧ膜を
    含む請求項６記載の半導体装置の製造方法。
  8. 【請求項８】 前記半導体ウエハが、下地表面上に形成
    され、コンタクト孔を形成したＢＰＳＧ膜を有し、前記
    薄い酸化膜は前記コンタクト孔内に露出している請求項
    １記載の半導体装置の製造方法。
  9. 【請求項９】 さらに、前記工程（ａ）の前に、 （ｇ）前記ＢＰＳＧ膜を堆積する工程と、 （ｈ）前記ＢＰＳＧ膜をメルトする工程と、 を含む請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 さらに、前記工程（ａ）の前に、 （ｉ） 前記メルトしたＢＰＳＧ膜の表面層をエッチン
    グする工程を含む請求項９記載の半導体装置の製造方
    法。
  11. 【請求項１１】 前記工程（ｉ）がフッ酸系のウエット
    エッチングである請求項１０記載の半導体装置の製造方
    法。
  12. 【請求項１２】 前記工程（ｉ）が前記ＢＰＳＧ膜を厚
    さ１００Å以上エッチングする請求項１０記載の半導体
    装置の製造方法。
  13. 【請求項１３】 （ａ）水素含有ガスを導入して該水素
    含有ガスを活性化するプラズマ発生部と、該プラズマ発
    生部よりも下流に設けられてフッ化窒素ガスまたはフッ
    化窒素含有ガスを導入するガス導入部とを有する半導体
    製造装置の該ガス導入部の下流において、接続孔を形成
    したＢＰＳＧ膜をエッチングする工程を含む半導体装置
    の製造方法。
  14. 【請求項１４】 さらに、前記工程（ａ）の前に、 （ｂ）前記ＢＰＳＧ膜にメルト工程とアニール工程を施
    す工程と、 （ｃ）その後、異方性エッチングによって、前記接続孔
    をエッチングする工程とを含む請求項１３記載の半導体
    装置の製造方法。
  15. 【請求項１５】 前記ＢＰＳＧ膜エッチングの前に （ｄ）前記ＢＰＳＧ膜を酸化膜系のエッチング処理によ
    りエッチングする工程を含む請求項１３記載の半導体装
    置の製造方法。
  16. 【請求項１６】 工程（ｄ）の前に、 （ｅ）前記ＢＰＳＧ膜にメルト処理を施す工程を含む請
    求項１５記載の半導体装置の製造方法。
  17. 【請求項１７】 工程（ｄ）記載の酸化膜系のエッチン
    グ処理がフッ酸系のウエットエッチングである請求項１
    ５記載の半導体装置の製造方法。
  18. 【請求項１８】 工程（ｄ）が、１００Å以上のＢＰＳ
    Ｇ膜をエッチングする請求項１５記載の半導体装置の製
    造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1001454A3 (en) * 1998-11-11 2001-01-17 Tokyo Electron Limited Surface treatment method and surface treatment apparatus
JP2002093787A (ja) * 2000-09-19 2002-03-29 Tokyo Electron Ltd 処理装置及び処理システム
JP2002134611A (ja) * 2000-10-25 2002-05-10 Sony Corp 半導体装置の製造方法
US6706334B1 (en) 1997-06-04 2004-03-16 Tokyo Electron Limited Processing method and apparatus for removing oxide film
US7121286B2 (en) 2003-03-07 2006-10-17 Kabushiki Kaisha Toshiba Method for cleaning a manufacturing apparatus and a manufacturing apparatus
KR100819107B1 (ko) 2004-11-15 2008-04-03 레디언트 옵토-일렉트로닉스 코포레이션 직접 배면광 모듈에 사용되는 확산기
JP2012119539A (ja) * 2010-12-01 2012-06-21 Ulvac Japan Ltd ラジカルクリーニング方法及びラジカルクリーニング装置
JP2022542276A (ja) * 2019-08-02 2022-09-30 アプライド マテリアルズ インコーポレイテッド Ｄｒａｍを処理する方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354516A (ja) * 1998-06-08 1999-12-24 Sony Corp シリコン酸化膜形成装置及びシリコン酸化膜形成方法
US6255197B1 (en) * 1998-06-10 2001-07-03 Jim Mitzel Hydrogen annealing method and apparatus
JP2000173976A (ja) * 1998-12-02 2000-06-23 Mitsubishi Electric Corp 半導体装置の製造方法
US6057245A (en) * 1999-01-19 2000-05-02 Vlsi Technology, Inc. Gas phase planarization process for semiconductor wafers
KR100322545B1 (ko) * 1999-02-10 2002-03-18 윤종용 건식 세정 공정을 전 공정으로 이용하는 반도체 장치의콘택홀 채움 방법
US6218315B1 (en) * 2000-02-24 2001-04-17 International Business Machines Corporation HTO (high temperature oxide) deposition for capacitor dielectrics
US6596343B1 (en) * 2000-04-21 2003-07-22 Applied Materials, Inc. Method and apparatus for processing semiconductor substrates with hydroxyl radicals
JP4841035B2 (ja) * 2000-11-27 2011-12-21 東京エレクトロン株式会社 真空処理装置
US20040237997A1 (en) * 2003-05-27 2004-12-02 Applied Materials, Inc. ; Method for removal of residue from a substrate
US8101025B2 (en) * 2003-05-27 2012-01-24 Applied Materials, Inc. Method for controlling corrosion of a substrate
US7789965B2 (en) * 2006-09-19 2010-09-07 Asm Japan K.K. Method of cleaning UV irradiation chamber
US20080289650A1 (en) * 2007-05-24 2008-11-27 Asm America, Inc. Low-temperature cleaning of native oxide
JP2009093758A (ja) * 2007-10-10 2009-04-30 Shin Etsu Chem Co Ltd 磁気記録媒体用シリコン基板の製造方法および磁気記録媒体
US7871937B2 (en) 2008-05-16 2011-01-18 Asm America, Inc. Process and apparatus for treating wafers
US20140166618A1 (en) 2012-12-14 2014-06-19 The Penn State Research Foundation Ultra-high speed anisotropic reactive ion etching
US9299557B2 (en) 2014-03-19 2016-03-29 Asm Ip Holding B.V. Plasma pre-clean module and process
US9474163B2 (en) 2014-12-30 2016-10-18 Asm Ip Holding B.V. Germanium oxide pre-clean module and process
US10373850B2 (en) 2015-03-11 2019-08-06 Asm Ip Holding B.V. Pre-clean chamber and process with substrate tray for changing substrate temperature
CN112908847B (zh) * 2019-12-03 2023-07-04 上海先进半导体制造有限公司 Bpsg膜层处理方法及半导体中间产品

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807016A (en) * 1985-07-15 1989-02-21 Texas Instruments Incorporated Dry etch of phosphosilicate glass with selectivity to undoped oxide
JP2804700B2 (ja) * 1993-03-31 1998-09-30 富士通株式会社 半導体装置の製造装置及び半導体装置の製造方法
JP3386278B2 (ja) * 1994-03-11 2003-03-17 富士通株式会社 測定方法及び装置並びに半導体装置の製造方法
JP3328416B2 (ja) * 1994-03-18 2002-09-24 富士通株式会社 半導体装置の製造方法と製造装置
JP3533583B2 (ja) * 1994-07-25 2004-05-31 富士通株式会社 水素プラズマダウンフロー装置の洗浄方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6706334B1 (en) 1997-06-04 2004-03-16 Tokyo Electron Limited Processing method and apparatus for removing oxide film
US6776874B2 (en) 1997-06-04 2004-08-17 Tokyo Electron Limited Processing method and apparatus for removing oxide film
EP1001454A3 (en) * 1998-11-11 2001-01-17 Tokyo Electron Limited Surface treatment method and surface treatment apparatus
JP2002093787A (ja) * 2000-09-19 2002-03-29 Tokyo Electron Ltd 処理装置及び処理システム
JP2002134611A (ja) * 2000-10-25 2002-05-10 Sony Corp 半導体装置の製造方法
US7121286B2 (en) 2003-03-07 2006-10-17 Kabushiki Kaisha Toshiba Method for cleaning a manufacturing apparatus and a manufacturing apparatus
KR100819107B1 (ko) 2004-11-15 2008-04-03 레디언트 옵토-일렉트로닉스 코포레이션 직접 배면광 모듈에 사용되는 확산기
JP2012119539A (ja) * 2010-12-01 2012-06-21 Ulvac Japan Ltd ラジカルクリーニング方法及びラジカルクリーニング装置
JP2022542276A (ja) * 2019-08-02 2022-09-30 アプライド マテリアルズ インコーポレイテッド Ｄｒａｍを処理する方法
US11751382B2 (en) 2019-08-02 2023-09-05 Applied Materials, Inc. Method of processing dram

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KR100282564B1 (ko) 2001-06-01
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