KR100318979B1

KR100318979B1 - 액정디스플레이패널의제어기와제어방법및액정디스플레이장치

Info

Publication number: KR100318979B1
Application number: KR1019980013751A
Authority: KR
Inventors: 야스타케 프루코시
Original assignee: 아끼쿠사 나오유끼; 후지쯔 가부시키가이샤
Priority date: 1997-04-18
Filing date: 1998-04-17
Publication date: 2002-02-19
Anticipated expiration: 2018-04-17
Also published as: TW374148B; US6791518B2; US20040125061A1; US20010013849A1; KR19980081501A; US7176874B2

Abstract

본 발명에 따른 액정 디스플레이 패널용 타이밍 제어기는 이 타이밍 제어기에 인가되는 데이터 인에이블 신호를 검출하는 데이터 인에이블 신호 검출 회로와, 이 데이터 인에이블 신호 검출 회로에 의해 검출되는 데이터 인에이블 신호에 기초하여 액정 디스플레이 패널 상에 디스플레이되는 이미지 데이터의 디스플레이 타이밍을 제어하는 타이밍 생성 회로를 구비한다.

Description

액정 디스플레이 패널의 제어기와 제어 방법 및 액정 디스플레이 장치{CONTROLLER AND CONTROL METHOD FOR LIQUID-CRYSTAL DISPLAY PANEL, AND LIQUID-CRYSTAL DISPLAY DEVICE}

본 발명은 액정 디스플레이에 관한 것으로, 구체적으로는 액정 디스플레이 패널을 구동하는 드라이버를 제어하여 패널 상에 이미지 데이터를 디스플레이하는 디스플레이 타이밍을 제어하는 액정 디스플레이 장치용 타이밍 제어기에 관한 것이다.

도 1은 XGA 타입(1024 x 768 도트)의 종래의 액정 디스플레이 장치의 블록도이다. 이 장치는 활성 매트릭스 타입의 액정 디스플레이 패널(10), 데이터 드라이버(11), 게이트 드라이버(12) 및 액정 디스플레이 타이밍 제어기(13)를 포함한다. 데이터 드라이버(11)는 액정 디스플레이 패널(10)에 형성되어 있는 데이터 버스(신호 라인)를 구동한다. 게이트 드라이버(12)는 액정 디스플레이 패널(10)에 형성되어 있는 게이트 버스(스캐닝 라인)를 구동한다.

타이밍 제어기(13)는 이미지 데이터 공급원(도시되지 않음)으로부터 수직 동기 신호 VSYNC, 수평 동기 신호 HSYNC, 클록 CLK, 데이터 인에이블 신호 ENAB 및 이미지 데이터 DATA를 수신하고, 수직 동기 신호 VSYNC와 수평 동기 신호 HSYNC에 기초하여 패널(10) 상에 이미지 데이터 DATA를 디스플레이하는 디스플레이 타이밍을 제어한다.

타이밍 제어기(13)는 데이터 드라이버(11)에 데이터 드라이버 클록 D-CLK,데이터 드라이버 개시 펄스 D-SP, 래치 펄스 LP 및 이미지 데이터 DATA를 공급하고, 게이트 드라이버(12)에는 게이트 드라이버 클록 G-CLK와 게이트 드라이버 개시 펄스 G-SP를 공급한다.

도 2는 도 1에 도시된 종래의 액정 디스플레이 장치의 수평 방향의 구동 타이밍을 나타내는 타이밍도이다. 도 2의 A는 수평 동기 신호 HSYNC를 나타내고, B는 클록 CLK를 나타내며, C는 이미지 데이터 DATA를 나타내고, D는 데이터 인에이블 신호 ENAB를 나타낸다. 또한, 기호 Th는 수평 사이클 기간을 나타내고, Thp는 수평 귀선 소거 기간을 나타내며, Thd는 디스플레이 유효 기간을 나타내고, Thb는 디스플레이 유효 기간 Thd의 백 포치(back porch)를 나타내며, Thf는 디스플레이 유효 기간 Thd의 프론트 포치(front porch)를 나타낸다.

도 3은 도 1에 도시된 종래의 액정 디스플레이 장치의 수직 방향의 구동 타이밍을 나타내는 타이밍도이다. 도 3의 A는 수직 동기 신호 VSYNC를 나타내고, B는 수평 동기 신호 HSYNC를 나타내며, C는 이미지 데이터 DATA를 나타내고, D는 데이터 인에이블 신호 ENAB를 나타낸다. 또한, 기호 Tv는 수직 사이클 기간을 나타내고, Tvp는 수직 귀선 소거 기간을 나타내며, Tvd는 디스플레이 유효 기간을 나타내고, Tvb는 디스플레이 유효 기간 Tvd의 백 포치를 나타내며, Tvf는 디스플레이 유효 기간 Tvd의 프론트 포치를 나타낸다.

도 4는 도 1에 도시된 종래의 액정 디스플레이 장치의 1 수직 사이클 기간 동안의 데이터 디스플레이 영역(15)과 귀선 소거 영역(16)과의 관계를 나타낸다. 데이터 디스플레이 영역(15)은 매트릭스 형태로 배열된 픽셀들을 포함한다. 귀선소거 영역(16)은 픽셀을 갖지 않는다. 귀선 소거 영역(16)의 수평 길이는 1184개의 클록이 되고, 귀선 소거 영역(16)의 수직 길이는 806개의 라인이 된다. 데이터 디스플레이 영역(15)의 수평 길이는 1024개의 클록이 되고, 데이터 디스플레이 영역(15)의 수평 길이는 768개의 라인이 된다.

하지만, 전술된 종래 기술은 다음과 같은 단점이 있다.

타이밍 제어기(13)는 고정된 값의 백 포치 Thb와 Tvb, 및 고정된 값의 프론트 포치 Thf와 Tvf를 갖는다. 백 포치 Thb와 Tvb와 프론트 포치 Thf와 Tvf는 액정 패널(10)의 디스플레이 타이밍(디스플레이 기간)을 규정한다. 즉, 디스플레이 유효 기간 Thd와 Tvd는 고정되어 있다. 타이밍 제어기(13)는 고정된 값의 백 포치 Thb와 Tvb, 고정된 값의 프론트 포치 Thf와 Tvf를 사용하여 데이터 드라이버(11)와 게이트 드라이버(12)를 제어한다.

도 4에 도시된 것처럼, 고정된 값의 백 포치 Thb와 Tvb가 제1 라인에 위치되어 1024개 중 제1 클록에 의해 스캐닝되는 데이터 디스플레이 영역(15)의 개시 픽셀을 나타내는 경우, 이미지 데이터는 데이터 인에이블 신호 ENAB에 동기하여 데이터 유효 기간 Thd와 Tvd 동안 데이터 디스플레이 영역(15) 상에 정확하게 디스플레이 될 수 있다.

상기 백 포치 Thb와 Tvb의 값과 프론트 포치 Thf와 Tvf의 값은 액정 디스플레이 장치를 구비한 개인 컴퓨터 등의 전자 장치의 타이밍 사양에 따라 다르다. 예를 들면, 전자 장치의 타이밍 사양을 우선적으로 결정하고, 그 다음 그 사양을 충족시키도록 고정된 값의 백 포치 Thb와 Tvb, 고정된 값의 프론트 포치 Thf와 Tvf를선택한다. 또는, 고정된 값의 백 포치 Thb와 Tvb, 고정된 값의 프론트 포치 Thf와 Tvf에 대응하도록 전자 장치의 타이밍 사양을 결정할 수도 있다.

고정된 값의 백 포치 Thb와 Tvb 및 고정된 값의 프론트 포치 Thf와 Tvf가 전자 장치의 타이밍 사양에 매칭되지 않는 경우, 이미지 데이터는 데이터 디스플레이 영역(15) 상에 정확하게 디스플레이될 수 없다. 예를 들면, 이미지 데이터는 수직 및/또는 수평 방향의 데이터 디스플레이 영역(15) 상에서 상쇄되고, 일부 이미지는 손실된다.

따라서, 타이밍 제어기(13)는 액정 디스플레이 장치를 구비한 전자 장치의 다양한 타이밍 사양에 적용될 수 없고, 특정한 타이밍 사양에만 적용될 수 있다. 실제로, 타이밍 사양이 상이한 타이밍 제어기(13)는 액정 디스플레이 장치를 구비한 전자 장치의 각 타이밍 사양을 충족시키도록 설계된다. 통상, 이러한 타이밍 제어기(13)를 설계하고 그 샘플을 출하하기까지 긴 시간(예를 들면 한 달)이 소요되고, 또한 양산품을 출하하기까지는 더 많은 시간(예를 들면, 2 달)이 소요된다. 따라서, 전술된 종래 기술의 이러한 문제점으로 인해 각각의 타이밍 사양을 갖는 전자 장치를 신속하게 개발하여 생산하는 것이 어렵다.

본 발명의 목적은 전술된 종래의 문제점을 제거한 액정 디스플레이 패널용 제어기를 제공하는데 있다.

본 발명의 또 다른 목적은 액정 디스플레이 패널을 구비한 전자 장치의 다양한 타이밍 사양에 적용될 수 있는 액정 디스플레이 패널용 제어기를 제공하는데 있다.

이러한 목적을 달성하기 위하여 본 발명의 액정 디스플레이 패널용 타이밍 제어기는, 타이밍 제어기에 인가되는 데이터 인에이블 신호를 검출하는 데이터 인에이블 신호 검출 회로(20)와, 상기 데이터 인에이블 신호 검출 회로에 의해 검출되는 데이터 인에이블 신호 및 외부 클록에 기초하여 액정 디스플레이 패널 상에 디스플레이되는 이미지 데이터의 디스플레이 타이밍을 제어하는 타이밍 생성 회로(32)를 구비하도록 구성된다. 여기서, 디스플레이 개시 타이밍은 상기 액정 디스플레이로 공급되는 수직 및 수평 신호에 무관하게 결정되는 것을 특징으로 한다.

상기 타이밍 제어기는, 타이밍 생성 회로가 상기 데이터 인에이블 신호로부터 액정 디스플레이 패널의 각 데이터 라인의 구동을 개시하는 제1 개시 펄스(D-ST)를 생성하는 제1 회로(도 15c)와, 상기 데이터 인에이블 신호로부터 액정 디스플레이 패널의 스캐닝 라인의 구동을 개시하는 제2 개시 펄스(G-SP)를 생성하는 제2 회로(도 15f)를 포함하도록 구성될 수 있다.

또한, 상기 타이밍 제어기는 상기 타이밍 생성 회로가 상기 데이터 인에이블 신호에 기초하여 각 프레임의 개시를 검출하는 회로(도 15f)를 포함하도록 구성될 수도 있다.

또한, 상기 타이밍 제어기는 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로(22,23,24)와, 상기 데이터 인에이블 신호 검출 회로가 데이터 인에이블 신호를 검출하지 않고 상기 동기 신호 검출 회로가 상기 수직/수평 동기 신호를 검출할 때 의사 데이터 인에이블 신호를 생성하는 의사 데이터 인에이블 신호 생성 회로(25)를 포함하며, 상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에 기초하여 이미지 데이터의 디스플레이 타이밍을 제어한다.

또한, 상기 타이밍 제어기는 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로(22,23,24)와, 상기 데이터 인에이블 신호와 수직/수평 동기 신호가 검출되지 않을 때 의사 데이터 인에이블 신호를 생성하는 보호 회로(27)를 포함하며, 상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에 기초하여 이미지 데이터의 디스플레이 타이밍을 제어한다.

본 발명의 다른 목적은 액정 디스플레이 패널을 위한 디스플레이 타이밍을 제어하는 방법을 제공하는데 있으며, 이 방법은,

(a) 이미지 데이터와 함께 공급되는 데이터 인에이블 신호를 검출하는 단계(단계 ST2)와,

(b) 단계 (a)에서 검출된 데이터 인에이블 신호 및 외부 클록에 기초하여 액정 디스플레이 패널 상에 디스플레이되는 이미지 데이터의 디스플레이 타이밍을 제어하는 단계(단계 ST3)를 포함한다. 여기서 디스플레이 개시 타이밍은 상기 액정 디스플레이로 공급되는 수직 및 수평 신호에 무관하게 결정되는 것을 특징으로 한다.

본 발명의 또 다른 목적은 상기 타이밍 제어기를 구비한 액정 디스플레이 장치를 제공하는데 있다.

이러한 목적을 달성하기 위하여 본 발명의 액정 디스플레이 장치는, 신호 라인과 스캐닝 라인을 갖는 액정 디스플레이 패널(10)과, 상기 신호 라인을 구동하는데이터 드라이버(11)와, 상기 스캐닝 라인을 구동하는 게이트 드라이버(12)와, 상기 액정 디스플레이 패널 상에 디스플레이되는 이미지 데이터의 디스플레이 타이밍을 제어하는 타이밍 제어기(도 5)를 포함하도록 구성된다. 상기 타이밍 제어기는 이 타이밍 제어기에 인가되는 데이터 인에이블 신호를 검출하는 데이터 인에이블 신호 검출 회로(20); 이 데이터 인에이블 신호 검출 회로에 의해 검출된 데이터 인에이블 신호 및 외부 클록에 기초하여 디스플레이 타이밍을 제어하는 타이밍 생성 회로(32)를 포함한다. 여기서, 디스플레이 개시 타이밍은 상기 액정 디스플레이로 공급되는 수직 및 수평 신호에 무관하게 결정되는 것을 특징으로 한다.

상기 액정 디스플레이 장치는, 상기 타이밍 생성 회로가 데이터 인에이블 신호로부터 각 데이터 라인의 구동을 개시하는 제1 개시 펄스(D-ST)를 생성하는 제1 회로(도 15c)와, 데이터 인에이블 신호로부터 스캐닝 라인의 구동을 개시하는 제2 개시 펄스(G-SP)를 생성하는 제2 회로(도 15f)를 포함하도록 구성될 수 있다.

액정 디스플레이 장치는 상기 타이밍 생성 회로가 상기 데이터 인에이블 신호에 기초하여 각 프레임의 개시를 검출하는 회로(도 15f)를 포함하도록 구성될 수 있다.

또한, 액정 디스플레이 장치는 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로(22,23,24)와, 상기 데이터 인에이블 신호 검출 회로가 데이터 인에이블 신호를 검출하지 않고 상기 동기 신호 검출 회로가 수직/수평 동기 신호를 검출할 때 의사 데이터 인에이블 신호를 생성하는 의사 데이터 인에이블 신호 생성 회로(25)를 포함하며, 상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에기초하여 이미지 데이터의 디스플레이 타이밍을 제어한다.

또한, 액정 디스플레이 장치는 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로(22,23,24)와, 상기 데이터 인에이블 신호와 수직/수평 동기 신호가 검출되지 않을 때 의사 데이터 인에이블 신호를 생성하는 보호 회로(27)를 포함하며, 상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에 기초하여 이미지 데이터의 디스플레이 타이밍을 제어한다.

액정 디스플레이 장치는 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로(22,23,24)와, 상기 데이터 인에이블 신호 검출 회로가 데이터 인에이블 신호를 검출하지 않고 상기 동기 신호 검출 회로가 수직/수평 동기 신호를 검출할 때 제1 의사 데이터 인에이블 신호를 생성하는 의사 데이터 인에이블 신호 생성 회로(25)와, 상기 데이터 인에이블 신호와 상기 수직/수평 동기 신호가 검출되지 않을 때 제2 의사 데이터 인에이블 신호를 생성하는 보호 회로(27)를 포함하며, 상기 타이밍 생성 회로는 상기 데이터 인에이블 신호와, 상기 제1 의사 데이터 인에이블 신호 및 상기 제2 의사 데이터 인에이블 신호 중 어느 하나에 기초하여 이미지 데이터의 디스플레이 타이밍을 제어한다.

도 1은 종래의 액정 디스플레이 장치의 블록도.

도 2는 도 1에 도시된 종래의 액정 디스플레이 장치의 수평 방향의 구동 타이밍을 나타내는 타이밍도.

도 3은 도 1에 도시된 종래의 액정 디스플레이 장치의 수직 방향의 구동 타이밍을 나타내는 타이밍도.

도 4는 도 1에 도시된 종래의 액정 디스플레이 장치의 한 수직 사이클 기간동안 처리되는 데이터 디스플레이 영역과 블랙 영역과의 관계를 나타내는 도면.

도 5는 본 발명의 실시예에 따른 타이밍 제어기의 블록도.

도 6은 도 5에 도시된 보호 회로의 블록도.

도 7은 도 5에 도시된 타이밍 생성 동작을 나타내는 타이밍도.

도 8은 도 5에 도시된 타이밍 생성 회로의 다른 동작을 나타내는 타이밍도.

도 9는 도 5에 도시된 타이밍 생성 회로의 또 다른 동작을 나타내는 타이밍도.

도 10은 도 5에 도시된 타이밍 생성 회로에 대한 또 다른 동작을 나타내는타이밍도.

도 11은 도 5에 도시된 타이밍 생성 회로의 또 다른 동작을 나타내는 타이밍도.

도 12는 도 5에 도시된 타이밍 생성 회로에 의해 실시된 디스플레이 타이밍 제어의 시퀀스를 나타내는 도면.

도 13은 도 5에 도시된 타이밍 생성 회로의 일부분의 블록도.

도 14는 도 5에 도시된 타이밍 생성 회로의 다른 부분의 블록도.

도 15a 내지 도 15f는 도 5에 도시된 타이밍 생성 회로의 또 다른 부분의 블록도.

도 16은 도 15f에 도시된 회로 소자에 동작을 나타내는 타이밍도.

도 17은 본 발명의 실시예에 따른 하나의 수직 사이클 기간동안 데이터 디스플레이 영역과 블랙 영역과의 관계를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10: 액정 디스플레이 패널

11: 데이터 드라이버

12: 게이트 드라이버

20: 데이터 인에이블 신호 검출 회로

22, 23, 24: 동기 신호 검출 회로

25: 의사 데이터 인에이블 생성 회로

27: 보호 회로

32: 타이밍 생성 회로

도 5를 참조하여, 본 발명의 실시예에 따른 타이밍 제어기에 관하여 설명한다. 도 5는 도 1에 도시된 타이밍 제어기(13)로 대체될 수 있는 타이밍 제어기의 구조를 도시하고 있다. 즉, 본 발명의 액정 디스플레이 장치는 도 5에 도시된 타이밍 제어기, 데이터 드라이버(11), 게이트 드라이버(12) 및 액정 디스플레이패널(10)을 포함한다.

도 5에 도시된 타이밍 제어기는, 고정된 값의 백 포치 Thb와 Tvb 및 고정된 값의 프론트 포치 Thf와 Tvb를 사용하는 종래의 디스플레이 타이밍 제어와는 상이한 3개의 디스플레이 타이밍 제어 모드를 갖는다. 제1 디스플레이 타이밍 제어 모드는 종래의 디스플레이 타이밍 제어로 직접 대체될 수 있고, 제2 및 제3 디스플레이 타이밍 제어 모드는 상기 제1 모드의 백업 또는 추가 모드로서 제공된다. 즉, 제2 및 제3 디스플레이 타이밍 제어 모드는 선택적인 모드로서 생략될 수 있다.

도 5에 도시된 타이밍 제어기는 D형 플립플롭(20,22,23), AND 회로(21,24), 의사 데이터 인에이블 신호 생성 회로(25), NOR 회로(26), 보호 회로(27) 및 타이밍 생성 회로(32)를 포함한다. 대체로, 제1 디스플레이 타이밍 제어 모드는 D형 플립플롭(20), AND 회로(21) 및 타이밍 생성 회로(32)에 의해 실시된다. 제2 디스플레이 타이밍 제어 모드는 D형 플립플롭(22,23), AND 회로(24), 의사 데이터 인에이블 신호 생성 회로(25) 및 타이밍 생성 회로(32)에 의해 실시된다. 제3 디스플레이 타이밍 제어 모드는 NOR 회로(26), 보호 회로(27) 및 타이밍 생성 회로(32)에 의해 실시된다.

D형 플립플롭(20)은 클록 CLK에 동기하여 액정 디스플레이 장치의 외부에서 제공된 이미지 데이터 공급원(도시되지 않음)으로부터 제공되는 데이터 인에이블 신호 ENAB를 래치하며, 따라서 데이터 인에이블 신호 검출기로서 기능한다. 또한, 데이터 인에이블 신호 ENAB는 이미지 데이터 공급원으로부터 제공된다. 데이터 인에이블 신호 ENAB가 제공될 때에 이미지 데이터 공급원에 의해 생성되는 이미지 데이터의 공급이 개시된다. 제1 디스플레이 타이밍 제어 모드는 상기 데이터 인에이블 신호 ENAB를 사용하여 디스플레이 타이밍을 제어하며, 이것에 대해서는 후술한다.

AND 회로(21)는 데이터 인에이블 신호 ENAB와 D형 플립플롭(20)의 출력 신호 DET1을 AND 처리한다. 상기 데이터 인에이블 신호 ENAB가 이미지 데이터 공급원으로부터 공급될(활성화될) 때, D형 플립플롭(20)의 출력 신호 DET1은 고전위(H 레벨)로 스위칭된다. 따라서, 데이터 인에이블 신호 ENAB는 AND 회로(21)로부터 출력된다. 상기 데이터 인에이블 신호가 공급되지 않을 때(디스에이블되거나 또는 활성화되지 않을 때), D형 플립플롭(20)의 출력 신호 DET1은 저전위(L 레벨)가 되고, AND 회로(21)의 출력 신호는 로우가 된다.

D형 플립플롭(22)은 클록 CLK에 동기하여 수평 동기 신호 HSYNC를 래치하여, 수평 동기 신호 검출기로서 기능한다. D형 플립플롭(23)은 클록 CLK에 동기하여 수직 동기 신호 VSYNC를 래치하여, 수직 동기 신호 검출기로서 기능한다.

AND 회로(24)는 D형 플립플롭(22,23)의 각 출력 신호를 AND 처리한다. D형 플립플롭(22,23)과 AND 회로(24)는 수평/수직 동기 신호 검출 회로를 형성한다.

수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC가 이미지 데이터 공급원로부터 공급된다. D형 플립플롭(22,23)의 출력 신호는 하이(H) 레벨로 스위칭되고, AND 회로(24)의 출력 신호 DET2는 하이 레벨로 스위칭된다. AND 회로(24)의 출력 신호 DET2는 타이밍 생성 회로(32)에 인가된다.

수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC가 이미지 데이터 공급원으로부터 공급되지 않는 경우, D형 플립플롭(22,23)의 출력 신호는 로우(L) 레벨로 스위칭되고, AND 회로(24)의 출력 신호는 로우 레벨로 스위칭된다.

의사 데이터 인에이블 신호 생성 회로(25)는 이미지 데이터 공급원으로부터 공급되는 클록 CLK와 AND 회로(24)의 출력 신호 DET2를 수신하고, AND 회로(24)의 출력 신호 DET2가 하이 레벨로 스위칭된 후 소정의 타이밍에 의사 데이터 인에이블 신호 ENAB-D1을 생성한다. 의사 데이터 인에이블 신호 ENAB-D1은 타이밍 생성 회로(32)에 인가된다.

NOR 회로(26)는 D형 플립플롭(20)의 출력 신호 DET1과 AND 회로(24)의 출력 신호 DET2를 NOR 처리한다.

D형 플립플롭(20)의 출력 신호 DET1이 하이 레벨로 스위칭되고, 즉 데이터 인에이블 신호 ENAB가 이미지 데이터 공급원으로부터 공급되고, 또는 AND 회로(24)의 출력 신호 DET2가 하이 레벨로 스위칭될 때, 즉 수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC가 이미지 데이터 공급원으로부터 공급될 때, NOR 회로(26)의 출력 신호는 로우 레벨로 스위칭된다.

반대로, D형 플립플롭(20)의 출력 신호 DET1이 로우 레벨이 되고 AND 회로(24)의 출력 신호 DET2가 로우 레벨이 될 때, 즉 데이터 인에이블 신호 ENAB, 수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC가 이미지 데이터 공급원으로부터 모두 공급되지 않을 때, NOR 회로(26)의 출력 신호는 하이 레벨로 스위칭된다.

보호 회로(27)는 이미지 데이터 공급원으로부터 공급되는 클록 CLK와 NOR 회로(26)의 출력 신호를 수신하고, 데이터 인에이블 신호 ENAB, 수평 동기 신호HSYNC 및 수직 동기 신호 VSYNC가 상기 이미지 데이터 공급원으로부터 모두 공급되지 않을 때 의사 데이터 인에이블 신호 ENAB-D2를 생성한다.

도 6은 보호 회로(27)의 블록도이며, 이 보호 회로는 의사 수평 동기 신호 생성 회로(29)와 의사 데이터 인에이블 신호 생성 회로(30)로 구성된다. NOR 회로(26)의 출력 신호는 하이일 때, 회로(29)는 의사 수평 동기 신호 HSYNC-D를 생성한다. 회로(29)가 의사 수평 동기 신호 HSYNC-D를 출력할 때, 회로(30)는 의사 데이터 인에이블 신호 ENAB-D2를 생성한다.

도 5를 다시 참조하면, 타이밍 생성 회로(32)는 도 1에 도시된 게이트 드라이버(12)와 데이터 드라이버(11)에 공급되는 타이밍 신호를 생성한다. 도 5에 도시되는 바와 같이, 타이밍 생성 회로(32)는 이미지 데이터 DATA와, 이미지 데이터 공급원으로부터 공급되는 클록 CLK와, AND 회로(21), 의사 데이터 인에이블 신호 생성 회로(25), D형 플립플롭(20), AND 회로(24) 및 보호 회로(27)의 출력 신호들을 수신한다.

더 구체적으로 말하면, 타이밍 생성 회로(32)는 데이터 드라이버(11)에 데이터 드라이버 클록 D-CLK, 데이터 드라이버 개시 펄스 D-SP, 래치 펄스 LP 및 이미지 데이터를 공급한다. 또한, 타이밍 생성 회로(32)는 게이트 드라이버(12)에 게이트 드라이버 클록 G-CLK와 게이트 드라이버 개시 펄스 G-SP를 공급한다.

도 7은 D형 플립플롭(20)의 출력 신호 DET1이 하이 레벨로 스위칭될 때 제1 디스플레이 타이밍 제어 모드의 타이밍 생성 회로(32)의 동작에 관한 타이밍도이다. 더 구체적으로 말하면, 도 7의 A는 수직 동기 신호 VSYNC, 수평 동기 신호HSYNC, 데이터 인에이블 신호 ENAB, 클록 CLK 및 이미지 데이터 DATA를 나타낸다. 도 7의 B는 데이터 드라이버 클록 D-CLK, 데이터 드라이버 개시 펄스 D-SP, 래치 펄스 LP 및 이미지 데이터 DATA를 나타내며, 이것들은 데이터 드라이버(11)에 공급된다. 도 7의 C는 게이트 드라이버 클록 G-CLK 및 게이트 드라이버 개시 펄스 G-SP를 나타내며, 이것들은 게이트 드라이버(12)에 공급된다.

도 7에 도시된 것처럼, D형 플립플롭(20)의 출력 신호 DET1은 하이 레벨로 스위칭되고, 즉 데이터 인에이블 신호 ENAB가 이미지 데이터 공급원으로부터 공급될 때, 타이밍 생성 회로(32)는 동기 신호 VSYNC와 HSYNC가 로우 레벨을 유지함에도 불구하고 AND 회로(21)로부터 공급되는 데이터 인에이블 신호 ENAB에 기초하여 디스플레이 타이밍을 제어한다. 이러한 타이밍 제어는 도 2에 도시된 종래의 타이밍 제어와 매우 상이하다.

더 구체적으로 말하면, 이미지 데이터 DATA는 데이터 인에이블 신호 ENAB가 하이 레벨로 유지되는 동안 공급된다. 도 7에 있어서, 데이터 인에이블 신호 ENAB의 상승 엣지 *1은 디스플레이 패널(10)의 제1 라인에 대응한다. 1 라인과 같은 이미지 데이터 DATA는 이미지 데이터 공급원으로부터 공급되고, 데이터 인에이블 신호 ENAB는 하이 레벨로 유지된다.

데이터 드라이버 개시 펄스 D-SP는 데이터 인에이블 신호의 상승 엣지 *1에 응답하여 타이밍 생성 회로(32)에 의해 생성되고, 데이터 드라이버(11)에 출력된다. 또한, 게이트 드라이버 개시 펄스 G-SP는 데이터 인에이블 신호 ENAB의 상승 엣지 *1에 응답하여 타이밍 생성 회로(32)에 의해 생성되고, 게이트 드라이버(12)에 출력된다. 게이트 드라이버 개시 펄스 G-SP는 제1 라인 동안 하이 레벨로 유지된다. 따라서, 게이트 드라이버 개시 펄스 G-SP는 제2 라인을 나타내는 데이터 인에이블 신호 ENAB의 상승 엣지 *2에 응답하여 로우 레벨로 스위칭된다.

또한, 래치 펄스 LP와 게이트 드라이버 클록 G-CLK는 데이터 인에이블 신호 ENAB와 관련하여 타이밍 생성 회로(32)에 의해 생성되며, 이에 대해서는 후술한다. 또한, 데이터 드라이버 클록 D-CLK는 타이밍 생성 회로(32)에 의해 클록 CLK로부터 생성되고, 이에 대해서는 후술한다.

전술된 바와 같이, 데이터 인에이블 신호 ENAB만을 검출함으로써, 처음에 스캐닝되는 제1 픽셀에서부터 이미지 데이터 DATA를 액정 디스플레이 패널(10) 상에 디스플레이할 수 있도록 디스플레이 타이밍을 제어하는 것이 가능하게 된다. 이러한 제어는 제1 디스플레이 타이밍 제어 모드에 대응한다.

도 8 및 도 9는 D형 플립플롭(20)의 출력 신호 DET1이 로우 레벨로 유지되는 동안 AND 회로(24)의 출력 신호 DET2가 하이 레벨로 스위칭될 때 실행되는 타이밍 생성 회로(32)의 동작을 나타내는 타이밍도이다. 즉, 도 8 및 도 9에 도시된 동작은 제2 디스플레이 타이밍 제어 모드로 실시된다.

도 8은 수직 동기 신호 VSYNC, 수평 동기 신호 HSYNC, 데이터 인에이블 신호 ENAB, 클록 CLK 및 이미지 데이터 DATA를 도시하고 있다. 도 9의 A는 수평 동기 신호 HSYNC, 클록 CLK 및 이미지 데이터 DATA를 나타낸다. 도 9의 B는 의사 데이터 인에이블 신호 생성 회로(25)에 의해 생성되는 의사 데이터 인에이블 신호 ENAB-D1을 나타낸다. 도 9의 C는 데이터 드라이버 클록 D-CLK, 데이터 드라이버 개시 펄스D-SP, 래치 펄스 LP 및 이미지 데이터 DATA를 나타낸다. 도 9의 D는 게이트 드라이버 클록 CLK와 게이트 드라이버 개시 펄스 G-SP를 나타낸다.

전술한 바와 같이, D형 플립플롭(20)의 출력 신호 DET1이 로우 레벨로 유지되고, AND 회로(24)의 출력 신호 DET2가 하이 레벨로 스위칭될 때, 즉 데이터 인에이블 신호 ENAB가 이미지 데이터 공급원으로부터 공급되지 않고 수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC가 공급될 때, 타이밍 생성 회로(32)는 액정 디스플레이 패널(10)상의 이미지 데이터 DATA의 디스플레이 타이밍을 의사 데이터 인에이블 신호 ENAB-D1에 기초하여 제어할 수 있도록, 데이터 드라이버 클록 신호 D-CLK, 데이터 드라이버 개시 펄스 D-SP, 래치 펄스 LP, 이미지 데이터 DATA, 게이트 드라이버 클록 G-CLK 및 게이트 드라이버 개시 펄스 G-SP를 생성한다.

예를 들면, 이미지 데이터 공급원에 결함이 발생하여, 이미지 데이터 DATA가 적당하게 공급되는 동안 그 공급원으로부터 데이터 인에이블 신호 ENAB가 공급되지 않는 경우, 이미지 데이터 DATA는 제1 디스플레이 타이밍 제어 모드로 디스플레이 될 수 없다. 이러한 경우에, AND 회로(24)의 출력 신호 DET2가 하이 레벨로 스위칭된 후에 의사 데이터 인에이블 신호 ENAB-D1은 소정의 타이밍에 생성된다. 따라서, 의사 데이터 인에이블 신호 ENAB-D1은 이미지 데이터 DATA에 동기될 수 없고, 액정 디스플레이 패널(10) 상에 디스플레이되는 이미지 데이터는 상쇄될 수도 있다. 그러나, 제2 디스플레이 타이밍 제어 모드는 데이터 인에이블 신호 ENAB가 결함으로 중단되었을 때 동작될 수 있는 백업 모드로서 기능할 수 있다.

백 포치 Thb와 Tvb 및 프론트 포치 Thf와 Tvf를 결정함으로써 의사 데이터인에이블 신호 ENAB-D1이 이미지 데이터 DATA와 동기하도록 설계된 경우에, 제2 디스플레이 타이밍 제어 모드는 종래 기술처럼 특정한 디스플레이 타이밍 사양을 충족시킬 수 있다.

또한, 제2 디스플레이 타이밍 제어 모드는 수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC가 제공되고 데이터 인에이블 신호 ENAB가 제공되지 않는 타이밍 사양에 적용될 수 있다.

도 10 및 도 11은 D형 플립플롭(20)과 AND 회로(24)의 출력 신호 DET1과 DET2가 로우 레벨일 때 실행되는 타이밍 생성 회로(32)의 동작에 관한 타이밍도이다. 즉, 도 10 및 도 11에 도시된 동작은 제3 디스플레이 타이밍 제어 모드로 실행된다.

도 10은 수직 동기 신호 VSYNC, 수평 동기 신호 HSYNC, 데이터 인에이블 신호 ENAB, 클록 CLK 및 이미지 데이터 DATA를 나타낸다. 도 11의 A는 도 6에 도시된 회로(29)에 의해 생성되는 의사 수평 동기 신호 HSYNC-D, 도 6에 도시된 회로(30)에 의해 생성되는 의사 데이터 인에이블 신호 ENAB-D2 및 이미지 데이터 공급원으로부터 공급되는 클록 CLK를 나타낸다. 도 11의 B는 데이터 드라이버 클록 D-CLK, 데이터 드라이버 개시 펄스 D-SP, 래치 펄스 LP 및 이미지 데이터 DATA를 나타낸다. 도 11의 C는 게이트 드라이버 클록 G-CLK와 게이트 드라이버 개시 펄스 G-SP를 나타낸다.

전술한 바와 같이, D형 플립플롭(20)의 출력 신호 DET1은 로우 레벨로 유지되고, AND 회로(24)의 출력 신호 DET2도 로우 레벨이 될 때, 즉 데이터 인에이블신호 ENAB, 수평 동기 신호 HSYNC 및 수직 동기 신호 VSYNC가 이미지 데이터 공급원으로부터 공급되지 않을 때, 타이밍 생성 회로(32)는 액정 디스플레이 패널(10)상의 이미지 데이터 DATA의 디스플레이 타이밍을 의사 데이터 인에이블 신호 ENAB-D2에 기초하여 제어할 수 있도록, 데이터 드라이버 클록 신호 D-CLK, 데이터 드라이버 개시 펄스 D-SP, 래치 펄스 LP, 이미지 데이터 DATA, 게이트 드라이버 클록 G-CLK 및 게이트 드라이버 개시 펄스 G-SP를 생성한다. 상기 이미지 데이터 DATA는 이미지 데이터 공급원으로부터 공급되지 않고 타이밍 생성 회로(32)에 의해 생성되며, 이것에 대해서는 후술한다.

도 12는 도 5에 도시된 타이밍 제어기에 의해 실행되는 타이밍 제어의 시퀀스의 흐름도이다. 도 12에 도시된 시퀀스는 매 프레임 기간마다 실행된다. 단계 ST1에서, 도 5에 도시된 타이밍 생성 회로(32)는 1 프레임의 개시를 검출하며, 이것에 대해서는 후술된다.

단계 ST2에서, 타이밍 생성 회로(32)는 데이터 인에이블 신호 ENAB가 AND 회로(21)의 출력 신호와 관련하여 검출되었는지의 여부를 결정한다. 단계 ST2의 응답이 YES인 경우, 단계 ST3에서 데이터 인에이블 신호 ENAB에 기초한 디스플레이 타이밍 제어는 전술된 바와 같이 제1 디스플레이 타이밍 제어 모드로 실행된다. 현 프레임의 종료가 단계 ST7에서 검출되는 경우, 단계 ST1로 되돌아간다.

단계 ST2의 응답이 NO인 경우, 타이밍 생성 회로(32)는 수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC가 검출되었는지 여부를 결정한다. 단계 ST4의 응답이 YES인 경우, 의사 데이터 인에이블 신호 ENAB-D1에 기초한 디스플레이 타이밍제어는 제2 디스플레이 타이밍 제어 모드로 실행된다. 타이밍 제어기(32)는 디스플레이 패널(10)상의 이미지 데이터 DATA의 디스플레이 타이밍을 의사 데이터 인에이블 신호 ENAB-D1에 기초하여 수행할 수 있도록 데이터 드라이버(11)와 게이트 드라이버(12)를 제어한다. 그런 다음, 현 프레임의 종료가 검출된 경우 단계 ST1로 되돌아간다.

단계 ST4의 응답이 NO인 경우, 의사 데이터 인에이블 신호 ENAB-D2에 기초한 디스플레이 타이밍 제어는 제3 디스플레이 타이밍 제어 모드로 실행된다. 타이밍 제어기(32)는 디스플레이 패널(10)상의 이미지 데이터 DATA의 디스플레이 타이밍을 의사 데이터 인에이블 신호 ENAB-D2에 기초하여 실행할 수 있도록, 데이터 드라이버(11)와 게이트 드라이버(12)를 제어한다. 그런 다음, 현 프레임의 종료가 검출되면 단계 ST1로 되돌아간다.

도 5에 도시된 타이밍 생성 회로(32)의 내부 구조를 기술한다.

도 13, 도 14 및 도 15a 내지 도 15f는 타이밍 생성 회로(32)의 내부 구성 소자의 블록도이다. 우선, 도 13을 참조하면, 타이밍 생성 회로(32)는 3-1 셀렉터(41)를 포함하고, 이 셀렉터는 3개의 입력 ENAB, ENAB-D1 및 ENAB-D2 중 하나를 도 5에 도시된 신호 DET1과 DET2에 따라 선택한다. 표 1은 셀렉터(41)의 진리표이다.

S1	S2	D1	D2	D3	Q
H	L	H	-	-	H
H	L	L	-	-	L
L	H	-	H	-	H
L	H	-	L	-	L
L	L	-	-	H	H
L	L	-	-	L	L

선택된 데이터 인에이블 신호는 내부 데이터 인에이블 신호 ENAB-INT로서 도 14에 도시된 소자에 출력된다.

도 14에 도시된 소자는 2개의 플립플롭(43,44), 인버터(45), OR 회로(46) 및 12비트 2진 카운터(42)를 포함한다. 선택된 데이터 인에이블 신호 ENAB-INT는 플립플롭(43)에 인가된다. 플립플롭(43,44), 인버터(45) 및 OR 회로(46)는 로우 레벨에서 하이 레벨로 스위칭하는 내부 데이터 인에이블 신호 ENAB-INT의 개시(상승 엣지)를 검출한다. OR 회로(46)의 출력 신호가 리셋 신호로서 2진 카운터(14)에 인가된다. 리셋 신호에 응답하여, 2진 카운터(42)는 클록 CLK의 카운트를 개시한다. 12 비트 2⁰- 2¹¹로 표시되는 카운트 값은 게이트 드라이버 클록 G-CLK, 래치 펄스 LP, 데이터 드라이버 개시 펄스 D-SP 및 게이트 드라이버 개시 펄스 G-SP를 생성하는데 사용되며, 이에 대해서는 후술한다. 카운트 값은 외부에서 제공되는 클리어 신호에 의해 클리어된다.

도 15a는 게이트 드라이버 클록 펄스 G-CLK를 생성하는 타이밍 생성 회로(32)의 일부 회로를 도시하고 있다. 도 15a에 도시된 회로는 디코더 #1(47), 디코더 #2(48) 및 JK형 플립플롭(49)을 포함한다. 디코더(47,48)는 각각 12비트 카운트 값을 디코딩하며, 각 소정의 카운트 값이 디코딩될 때 각 출력 신호를 JK형 플립플롭(49)에 인가한다. 그런 다음, 클록 CLK가 제공되는 JK형 플립플롭(49)은게이트 드라이버 클록 CLK를 출력한다.

도 15b는 래치 펄스 LP를 생성하는 타이밍 생성 회로(32)의 일부 회로를 나타낸다. 도 15b에 도시된 회로는 디코더 #3(50), 디코더 #4(51) 및 JK형 플립플롭(52)을 포함한다. 디코더(50,51)는 각각 12비트 카운트 값을 디코딩하며, 각 소정의 카운트 값이 디코딩될 때 각 출력 신호를 JK형 플립플롭(52)에 인가한다. 따라서, 클록 CLK가 제공되는 JK형 플립플롭(52)은 래치 펄스 LP를 출력한다.

도 15c는 데이터 드라이버 개시 펄스 D-SP를 생성하는 타이밍 생성 회로(32)의 일부 회로를 나타낸다. 도 15c에 도시된 회로는 디코더 #5(53) 및 플립플롭(54)을 포함한다. 디코더(53)는 소정의 카운트 값을 디코딩할 때 출력 신호를 플립플롭(54)에 인가한다. 그런 다음, 클록 CLK가 제공되는 플립플롭(54)은 데이터 드라이버 개시 펄스 D-SP를 출력한다.

도 15d는 클록 CLK로부터 데이터 클록 D-CLK를 생성하는 데이터 드라이버 클록 생성 회로(55)를 갖는 타이밍 생성 회로(32)의 일부 회로를 도시하고 있다.

도 15e는 이미지 데이터 DATA를 출력하는 타이밍 생성 회로(32)의 일부 회로를 나타낸다. 도 15e에 도시된 회로는 플립플롭(56), 셀렉터(57) 및 플립플롭(58)으로 구성된다. 플립플롭(56)은 외부 이미지 데이터 공급원으로부터 제공되는 이미지 데이터를 래치한다. 래치된 이미지 데이터는 셀렉터(57)에 인가되며, 또한 셀렉터(57)에는 디스플레이 영역 외부의 디스플레이 컬러 데이터(화이트 또는 귀선 소거)가 제공된다. 이러한 컬러 데이터는 외부 이미지 데이터 DATA가 제공되지 않는 제3 디스플레이 타이밍 제어 모드시 사용된다. 셀렉터(57)는 외부 이미지 데이터DATA나 컬러 데이터를 데이터 선택 신호에 따라 선택하며, 이 데이터 선택 신호는 도 5에 도시된 NOR 회로(26)의 출력 신호에 대응한다. 선택된 이미지 데이터는 플립플롭(58)에 래치되어, 액정 디스플레이 패널(10)에 출력된다.

도 15f는 게이트 드라이버 개시 펄스 G-SP를 출력하는 타이밍 생성 회로(32)의 일부 회로를 도시하고 있다. 도 16은 도 15f에 도시된 회로의 동작에 관한 타이밍도이다. 도 15에 도시된 회로는 각 프레임의 개시를 검출하고, 제1 라인과 같은 기간동안 내부 데이터 인에이블 신호 ENAB-INT로부터 게이트 드라이버 개시 펄스 G-SP를 생성한다.

도 15f에 도시된 회로는 디코더 #6(59), 홀드 회로(60), 상승 엣지 검출 회로(61), 데이터 유효 단자를 갖는 플립플롭(62)으로 구성된다. 상승 엣지 검출 회로(61)는 도 14에 도시된 플립플롭(43,44), 인버터(45) 및 OR 회로(46)로 구성된다. 내부 데이터 인에이블 신호 ENAB-INT가 소정의 일정 기간동안 로우 레벨로 유지될 때, 디코더(59)는 하이 펄스를 출력하며, 이 하이 펄스는 홀드 회로(60)에 유지된다. 홀드 회로(60)에 유지된 하이 펄스는 HLD로서 플립플롭(62)의 데이터 단자에 인가된다. 회로(61)는 내부 데이터 인에이블 신호 ENAB-INT의 상승 엣지를 검출할 때마다 펄스를 출력한다. 회로(61)에 의해 출력되는 펄스가 리셋 신호로서 홀드 회로(60)에 인가되고, 데이터 유효 신호로서 플립플롭(62)의 데이터 유효 단자에 인가된다.

1 라인이 스캐닝되는 동안, 내부 데이터 인에이블 신호 ENAB-INT는 소정의 일정 시간이 경과하기 전에 로우 레벨에서 하이 레벨로 스위칭된다. 인접한 라인간의 귀선 소거 기간동안, 내부 데이터 인에이블 신호 ENAB-INT는 로우 레벨로 유지된다. 이때, 디코더(59)는 펄스를 출력하고, 이 펄스는 홀드 회로(60)에 유지된다. 소정의 일정 기간 후에, 내부 데이터 인에이블 신호 ENAB-INT는 하이 레벨로 스위칭된다. 이것은 다음 라인의 개시를 나타낸다. 도 16에 도시된 펄스 *는 플립플롭(62)의 데이터 유효 단자에 인가되며, 이 플립플롭(62)은 데이터 단자를 통해 하이 레벨 신호를 수신한다. 따라서, 플립플롭(62)의 출력 신호는 하이 레벨로 스위칭되고, 내부 데이터 인에이블 신호 ENAB-INT의 다음 상승 엣지가 검출될 때까지 하이 레벨로 유지된다.

전술한 본 발명의 실시예에 따르면, 액정 디스플레이 패널(10)상의 이미지 데이터 DATA의 디스플레이 타이밍은 이미지 데이터 공급원으로부터 외부에서 공급되는 데이터 인에이블 신호 ENAB에 기초하여 제어될 수 있다. 데이터 인에이블 신호 ENAB는 이미지 데이터 DATA의 개시시에 공급된다. 따라서, 이미지 데이터는 제1 라인상의 제1 픽셀에서부터 개시하여 액정 디스플레이 패널(10) 상에 적절하게 디스플레이될 수 있다. 즉, 디스플레이 타이밍은 백 포치와 프론트 포치에 의존하지 않는다. 따라서, 본 발명의 실시예의 타이밍 제어기는 액정 디스플레이 장치가 장착된 전자 장치의 임의의 디스플레이 타이밍에 적용될 수 있다. 따라서, 액정 디스플레이 장치가 장착된 전자 장치의 개발을 용이하게 할 수 있다. 상이한 타이밍 제어 사양을 충족시키기 위해 다양한 타이밍 제어기를 설계할 필요가 없게 된다.

또한, 제2 디스플레이 타이밍 제어 모드에서, 의사 데이터 인에이블 신호 ENAB-D1은 수평 동기 신호 HSYNC와 수직 동기 신호 VSYNC로부터 생성된다. 즉, 제2디스플레이 타이밍 제어 모드는 수평/수직 방향의 백 포치와 프론트 포치에 의존하는 특정한 디스플레이 타이밍 제어를 실현한다. 이것은 종래의 디스플레이 타이밍 제어를 갖고자 하는 사용자의 요구를 충족시킨다. 또한, 데이터 인에이블 신호 ENAB가 결함 때문에 손실될 때, 제2 디스플레이 타이밍 제어 모드는 제1 디스플레이 타이밍 제어 모드의 백업 모드로서 기능할 수 있다.

또한, 상기 데이터 인에이블 신호 ENAB, 수평 동기 신호 HSYNC 및 수직 동기 신호 VSYNC가 이미지 데이터 공급원으로부터 공급되지 않는 경우에도, 액정 디스플레이 패널(10)은 AC 구동될 수 있다. 따라서, DC 전압이 계속적으로 액정 디스플레이 패널(10)의 픽셀에 인가되는 것을 막는 것이 가능하여, 패널(10)이 열화되는 것을 막을 수 있다.

전술한 바와 같이, 타이밍 생성 회로(32)는 데이터 인에이블 신호 ENAB, 의사 데이터 인에이블 신호 ENAB-D1 또는 의사 데이터 인에이블 신호 ENAB-D2에 따라 디스플레이 타이밍을 규정한다. 따라서, 도 17에 도시된 것처럼, 수평 방향의 귀선 소거 영역은 n 클록과 동등하고(n≥2), 예를 들어 2개의 라인은 데이터 디스플레이 영역(15)의 양측에 제공될 수 있다. 유사하게는, 수직 방향의 귀선 소거 영역은 각 n 클록과 동등하고, 예를 들어 2개의 클록은 데이터 디스플레이 영역(15)의 양측에 제공될 수 있다. 따라서, 액정 디스플레이 패널은 수평/수직 방향의 감소된 귀선 소거 기간동안 구동될 수 있다.

본 발명은 기술된 실시예에 한정되지 않으며, 본 발명의 사상으로부터 벗어나지 않는 범위 내에서 변경 및 수정이 가능하다.

본 발명에 따른 액정 디스플레이 장치는 데이터의 디스플레이 타이밍을 제어하여, 데이터를 데이터 디스플레이 영역 상에 정확하게 디스플레이할 수 있게 한다. 또한, 상이한 타이밍 사양을 갖는 타이밍 제어기는 액정 디스플레이 장치를 구비한 전자 장치의 각 타이밍 사양을 충족시키도록 설계되고, 이러한 타이밍 제어기를 설계하고 양산품을 출하하기까지 많은 시간이 소요되지 않게 된다.

Claims

액정 디스플레이 패널용 타이밍 제어기에 있어서,

이미지 데이터와 함께 전달되어, 상기 타이밍 제어기에 인가되는 데이터 인에이블 신호를 검출하는 데이터 인에이블 신호 검출 회로와;

상기 데이터 인에이블 신호 검출 회로에 의해 검출되는 데이터 인에이블 신호와 외부로부터 공급되는 클록에 기초하여, 디스플레이의 개시 타이밍을 포함하는 상기 액정 디스플레이 패널상의 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 타이밍 생성 회로를 포함하여, 상기 디스플레이 개시 타이밍은 상기 액정 디스플레이로 공급되는 수직 및 수평 신호에 무관하게 결정되는 것인 타이밍 제어기.
제1항에 있어서, 상기 타이밍 생성 회로는, 상기 데이터 인에이블 신호로부터 상기 액정 디스플레이 패널의 각 데이터 라인의 구동을 개시하는 제1 개시 펄스를 생성하는 제1 회로와, 상기 데이터 인에이블 신호로부터 상기 액정 디스플레이 패널의 스캐닝 라인의 구동을 개시하는 제2 개시 펄스를 생성하는 제2 회로를 포함하는 것인 타이밍 제어기.
제1항에 있어서, 상기 타이밍 생성 회로는 상기 데이터 인에이블 신호에 기초하여 각 프레임의 개시를 검출하는 회로를 포함하는 것인 타이밍 제어기.
제1항에 있어서, 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로와,

상기 데이터 인에이블 신호 검출 회로가 상기 데이터 인에이블 신호를 검출하지 않고 상기 동기 신호 검출 회로가 수직/수평 동기 신호를 검출할 때 의사 데이터 인에이블 신호를 생성하는 의사 데이터 인에이블 신호 생성 회로를 더 포함하고,

상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에 기초하여 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 것인 타이밍 제어기.
제1항에 있어서, 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로와,

상기 데이터 인에이블 신호 및 수직/수평 동기 신호가 검출되지 않을 때 의사 데이터 인에이블 신호를 생성하는 보호 회로를 더 포함하고,

상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에 기초하여 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 것인 타이밍 제어기.
액정 디스플레이 패널의 디스플레이 타이밍을 제어하는 방법에 있어서,

(a) 이미지 데이터와 함께 제공되는 데이터 인에이블 신호를 검출하는 단계와;

(b) 상기 단계 (a)에 의해 검출되는 상기 데이터 인에이블 신호와 상기 액정 디스플레이 패널에 인가되는 클록에 기초하여, 디스플레이 개시 타이밍을 포함한 상기 액정 디스플레이 패널상의 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 단계를 포함하여, 상기 디스플레이 개시 타이밍은 상기 액정 디스플레이로 공급되는 수직 및 수평 신호에 무관하게 결정되는 것인 디스플레이 타이밍 제어 방법.
액정 디스플레이 장치에 있어서,

신호 라인과 스캐닝 라인을 갖는 액정 디스플레이 패널과,

상기 신호 라인을 구동하는 데이터 드라이버와,

상기 스캐닝 라인을 구동하는 게이트 드라이버와,

상기 액정 디스플레이 패널 상에 디스플레이되는 이미지 데이터의 디스플레이 타이밍을 제어하는 타이밍 제어기를 포함하고, 상기 타이밍 제어기는,

상기 이미지 데이터와 함께 전달되어, 상기 타이밍 제어기에 공급되는 데이터 인에이블 신호를 검출하는 데이터 인에이블 신호 검출 회로와,

상기 데이터 인에이블 신호 검출 회로에 의해 검출되는 데이터 인에이블 신호와 외부로부터 공급되는 클록에 기초하여, 디스플레이의 개시 타이밍을 포함하는 상기 액정 디스플레이 패널상의 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 타이밍 생성 회로를 포함하여, 상기 디스플레이 개시 타이밍은 상기 액정 디스플레이로 공급되는 수직 및 수평 신호에 무관하게 결정되는 것인 액정 디스플레이 장치.
제7항에 있어서, 상기 타이밍 생성 회로는 상기 데이터 인에이블 신호로부터 각 데이터 라인의 구동을 개시하는 제1 개시 펄스를 생성하는 제1 회로와, 상기 데이터 인에이블 신호로부터 상기 스캐닝 라인의 구동을 개시하는 제2 개시 펄스를 생성하는 제2 회로를 포함하는 것인 액정 디스플레이 장치.
제7항에 있어서, 상기 타이밍 생성 회로는 상기 데이터 인에이블 신호에 기초하여 각 프레임의 개시를 검출하는 회로를 포함하는 것인 액정 디스플레이 장치.
제7항에 있어서, 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로와,

상기 데이터 인에이블 신호 검출 회로가 상기 데이터 인에이블 신호를 검출하지 않고 상기 동기 신호 검출 회로가 수직/수평 동기 신호를 검출할 때 의사 데이터 인에이블 신호를 생성하는 의사 데이터 인에이블 신호 생성 회로를 더 포함하고,

상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에 기초하여 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 것인 액정 디스플레이 장치.
제7항에 있어서, 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로와,

상기 데이터 인에이블 신호 및 수직/수평 동기 신호가 검출되지 않을 때 의사 데이터 인에이블 신호를 생성하는 보호 회로를 더 포함하고,

상기 타이밍 생성 회로는 상기 의사 데이터 인에이블 신호에 기초하여 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 것인 액정 디스플레이 장치.
제7항에 있어서, 수직/수평 동기 신호를 검출하는 동기 신호 검출 회로와,

상기 데이터 인에이블 신호 검출 회로가 상기 데이터 인에이블 신호를 검출하지 않고 상기 동기 신호 검출 회로가 수직/수평 동기 신호를 검출할 때 제1 의사 데이터 인에이블 신호를 생성하는 의사 데이터 인에이블 신호 생성 회로와,

상기 데이터 인에이블 신호 및 수직/수평 동기 신호가 검출되지 않을 때 제2 의사 데이터 인에이블 신호를 생성하는 보호 회로를 더 포함하고,

상기 타이밍 생성 회로는 상기 데이터 인에이블 신호, 상기 제1 의사 데이터 인에이블 신호 및 상기 제2 의사 데이터 인에이블 신호 중 어느 하나에 기초하여 상기 이미지 데이터의 디스플레이 타이밍을 제어하는 것인 액정 디스플레이 장치.