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KR100315591B1 - 스태틱형반도체기억장치 - Google Patents

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Abstract

본 발명은 소자 분리 기술의 향상에 따른 메모리 셀의 면적을 더욱 저감할 수 있는 메모리 셀의 레이아웃을 실현한다.
N 채널 트랜지스터 TN1, TN2와 P 채널 트랜지스터 TP1, TP2를 직렬로 접속한 인버터를 2 개 크로스 커플 배선한 CMOS형 메모리 셀을 갖춘 스태틱형 반도체 기억장치에 있어서, 2 개의 인버터의 크로스 커플 배선의 콘택 홀(15, 16)의 적어도 일방이 메모리 셀 내의 N 채널 트랜지스터와 P 채널 트랜지스터의 소스/드레인 확산 부분에 끼인 영역 이외에 배치되어 있다.

Description

스태틱형 반도체 기억장치
본 발명은 N 채널 트랜지스터와 P 채널 트랜지스터를 직렬로 접속한 인버터를 2 개 크로스 커플 배선한 CMOS형 메모리 셀을 갖춘 스태틱형 반도체 기억장치(SRAM)에 관한 것으로, 특히 메모리 셀의 면적을 저감한 스태틱형 반도체 기억장치에 관한 것이다.
반도체 기억장치(메모리)에 있어서는 집적도의 향상이 큰 과제이다. 집적도를 향상시키기 위해서 가공의 미세화나 회로의 연구와 함께, 레이아웃을 연구하여 메모리 셀의 면적을 작게 하는 것을 고려할 수 있다. 고집적 메모리에서는 집적도가 직접 비용에 영향을 주기 때문에, 가령 메모리 셀의 면적이 수 퍼센트 작아져도 대단히 큰 효과가 얻어진다.
도 1a는 스태틱형 반도체 기억장치(SRAM)의 메모리 셀의 회로 구성을 나타낸 도면이고, 도 1b는 그 종래예의 레이아웃을 나타낸 도면이다. 도 1a에 나타낸 회로 구성은 주지되어 있으므로, 여기서는 상세한 설명은 생략하지만 N 채널 트랜지스터 TN1, TN2와 P 채널 트랜지스터 TP1, TP2를 각각 직렬로 접속한 인버터를 2 개 크로스 커플 배선하여 플립플롭(FF)으로 하고, 이것과 비트선 쌍 BL, /BL간에 기입/판독을 위한 트랜스퍼 게이트로서 작용하는 N 채널 트랜지스터 TN3, TN4를 접속한 것이다. TN3과 TN4의 게이트는 워드선 WL에 접속된다. 참조 번호 15, 16은 2개의 인버터의 크로스 커플 배선을 위한 콘택 홀을 나타낸다.
도 1b에 나타낸 레이아웃에서의 참조 번호로 나타낸 각 부는 도 1a의 회로도의 참조 번호로 나타낸 부분과 대응하고 있다. 참조 번호 11과 12는 각각 비트선 BL, /BL의 콘택 홀이고, 31과 32는 각각 전원선의 콘택 홀이고, 33과 34는 각각 접지선의 콘택 홀이고, 13a와 15와 13b는 도시하고 있지 않은 배선층에 의해 접속되어 있고, 14a와 16과 14b도 도시하고 있지 않은 배선층으로 접속되어 있다. 콘택 홀(11, 12)과 콘택 홀(13a, 14a)의 각각의 사이의 워드선 WL 아래에 확산층이 형성되고, 트랜스퍼 게이트로서 동작하는 N 채널 트랜지스터 TN3, TN4를 이룬다. 콘택 홀(13a, 33)간 및 콘택 홀(13b, 31)간의 폴리실리콘층(17)의 아래에 확산층이 형성되어 N 채널 트랜지스터 TN1과 P 채널 트랜지스터 TP1을 이룬다. 마찬가지로 콘택 홀(14a, 34)간 및 콘택 홀(14b, 32)간의 폴리실리콘층(18)의 아래에 확산층이 형성되어 N 채널 트랜지스터 TN2와 P 채널 트랜지스터 TP2를 이룬다. 도 1b에서 일점쇄선으로 나타낸 범위가 1 메모리 셀의 범위이다. 도 1b의 종래예에서는 워드선 WL이 연장하는 행 방향에는 이와 같은 메모리 셀이 인접하여 배치되고, 열 방향(행 방향에 직각인 방향으로, 비트선 쌍이 연장하는 방향)으로는 이 메모리 셀과 행 방향의 변에 대하여 대칭인 메모리 셀을 교호로 배치한다.
도 1b에 있어서, A는 N 채널 트랜지스터 TN1, TN2의 확산층의 상측의 테두리로부터 메모리 셀의 상측의 경계까지의 거리를, B는 N 채널 트랜지스터 TN1, TN2와 P 채널 트랜지스터 TP1, TP2간의 간격을, C는 P 채널 트랜지스터 TP1, TP2의 확산층의 폭을, D는 리크 전류를 억제하기 위해 필요한 P 채널 게이트의 돌출량을 나타낸다. N 채널 트랜지스터와 P 채널 트랜지스터의 최소 배선 간격 X는 제조 공정과 정밀도에 의해 제약을 받으므로, 어느 정도의 간격으로 할 필요가 있다. 그러므로 종래는 N 채널 트랜지스터와 P 채널 트랜지스터간에 인버터 쌍의 크로스 커플 배선용 폴리실리콘층(17, 18)과, 도시하고 있지 않은 배선층의 콘택 홀(15, 16)을 집중하여 배치하고 있고, 이것에 의해 메모리 셀의 면적을 최소로 할 수 있는 것으로 되어 있었다.
최근, 반도체의 제조 기술이 진보하고, 필요로 하는 소자의 최소 폭이나 간격 등도 종래에 비하여 좁게 할 수 있게 되었다. 도 2는 이러한 기술의 진보에 수반하는 변화를 설명하는 도면이고, 도 1b에 대응하는 도면이다. N 채널 트랜지스터와 P 채널 트랜지스터의 간격을 B, 이것과는 별도로 제조 공정에 의해 결정되는 최소의 간격을 X로 하고, 확산층과 폴리실리콘층까지의 최저 필요한 거리를 E로 하고, 콘택 홀을 형성하기 위한 폴리실리콘층의 최저 필요한 폭을 F라고 하고, 폴리실리콘층끼리의 최저 필요한 간격을 G로 하고, 폴리실리콘층의 최저 필요한 폭을 H라고 하고, 종래의 레이아웃에 따라서 폴리실리콘의 콘택 홀을 집중적으로 배치하기 위하여 필요한 간격을 Y로 하면, Y = E + F + G + H + E = 2E + F + G + H이다. 종래와 같이 N 채널 트랜지스터와 P 채널 트랜지스터에 충분한 간격을 설정할 필요가 있었던 경우, 즉 X > Y인 경우에는 B = X 이었지만, 소자 분리 기술의 향상 등에 의해 X가 작아져서, X < Y로 된 현상에서는 B = Y로 된다. 이 때의 A를 A'라고 하면, A' = Y + C + D + G/2 = C + D +2E + F +3G/2 + H(식 1)로 된다. 즉, A(A')가 N 채널 트랜지스터와 P 채널 트랜지스터의 최소 간격으로 결정되는 것은 아니고, N 채널 트랜지스터와 P 채널 트랜지스터간에 콘택 홀(15, 16)을 배치하기 위해 필요한 간격에 의해 결정되게 되었다. 따라서 X < Y의 경우에는 도 2의 배치이면 설사 소자 분리 기술이 향상하여도 메모리 셀 축소의 효과는 발생하지 않게 된다.
또 상기와 같이 A'는 리크 전류를 억제하기 위하여 필요한 P 채널 게이트의 돌출량 D의 영향도 받는다. 메모리 셀을 어레이상으로 배치한 경우 제조 공정의 종류와 정밀도가 향상하여도, 이 D는 일반적으로는 짧아지지 않아서 메모리 셀의 크기는 그다지 작아지지 않는 문제도 있다.
본 발명은 이와 같은 소자 분리 기술의 향상 등에 따라서 메모리 셀의 면적을 더욱 저감할 수 있는 메모리 셀의 레이아웃을 실현하는 것으로서, CMOS형 메모리 셀을 갖춘 스태틱형 반도체 기억장치(SRAM)의 집적도를 향상시켜서 제조 원가를 저감하는 것을 목적으로 한다.
도 1a는 SRAM의 메모리 셀의 회로도.
도 1b는 종래의 레이아웃을 나타낸 도면.
도 2는 제조 기술의 진보에 수반한 종래의 레이아웃에서의 한계를 설명하는 도면.
도 3은 본 발명의 원리 구성도.
도 4는 제 1 실시예의 SRAM의 레이아웃을 나타낸 도면.
도 5는 종래의 SRAM의 레이아웃을 나타낸 도면.
도 6은 제 2 실시예의 SRAM의 레이아웃을 나타낸 도면.
도 7은 제 3 실시예의 SRAM의 레이아웃을 나타낸 도면.
(부호의 설명)
WL … 워드선
BL, /BL … 비트선
TN1 ∼ TN4 … N 채널 트랜지스터
TP1 ∼ TP2 … P 채널 트랜지스터
11 ∼ 16 … 콘택 홀
17, 18 … 폴리실리콘층
31 ∼ 34 … 콘택 홀
도 3은 본 발명의 원리 구성을 나타낸 도면이다.
도 3에 나타낸 바와 같이, 본 발명의 스태틱형 반도체 기억장치는 N 채널 트랜지스터와 P 채널 트랜지스터를 직렬로 접속한 인버터를 2 개 크로스 커플 배선한 CMOS형 메모리 셀을 갖추고, 2 개의 인버터의 크로스 커플 배선의 콘택 홀(15, 16)의 적어도 한쪽이 이 메모리 셀 내의 상기 N 채널 트랜지스터와 P 채널 트랜지스터의 소스/드레인 확산 부분에 끼인 영역 이외에 배치되어 있는 것을 특징으로한다.
본 발명의 레이아웃에서의 N 채널 트랜지스터 TN1, TN2의 확산층의 상측의 테두리로부터 메모리 셀의 상측의 경계까지의 거리 A''에 대하여 설명한다. 이 때 목표로 하는 셀의 상측에는 열 방향으로 180 도 회전하여 셀을 배치하고 있다. 또한 도 3에 있어서, 상측 셀의 각 부를 나타낸 참조 번호에는 프라임(')을 붙여서 나타내고 있다. 이것은 이하의 도면에서도 마찬가지이다. 본 발명에 의하면, 도 3에 나타낸 바와 같이, N 채널 트랜지스터와 P 채널 트랜지스터의 소스/드레인 확산 부분에 끼인 영역에는 1 개의 콘택 홀(16)만을 형성하면 되므로, 그 사이의 간격을 제조 공정에 의해 결정되는 최소 간격 X로 할 수 있다. 이 때 목표로 하는 셀과 상측 셀의 P 채널 트랜지스터의 확산 영역간의 길이를 1로 하면, A'' = X + C + 1/2가 된다. 1의 길이는 D < E + F의 경우와, D > E + F의 경우가 다르지만, 지금 D < E + F로 하면, 1 = E + F + G + H + E이기 때문에, A'' = X + C + (E + F + G + H + E)/2 = X + C + E + F/2 + G/2 + H/2가 된다. 이 A''를 종래의 A'(식 1)와 비교한 경우, X < D + E + F/2 + G + H/2이면 A'' < A'가 되어, 본 발명의 레이아웃 쪽이 A를 작게 할 수 있다. 다음에 D > E + F의 경우, 1 = D + G + H + E가 되므로, A'' = X + C + (D + G + H + E)/2 = X + C + D/2 + E/2 + G/2 + H/2가 된다. 이 A''를 종래의 A'(식 1)와 비교한 경우, X < D/2 + 3E/2 + F + G + H/2이면, A'' < A'가 되고, 본 발명의 레이아웃 쪽이 A를 작게 할 수 있다. 최근의 소자 분리 기술의 향상에 따라 X가 상기 조건을 만족하도록 되었으며, A'' < A 즉 본 발명의 레이아웃 쪽이 A를 작게 할 수 있게 되었다.
(발명의 실시 형태)
도 4는 본 발명의 제 1 실시예의 SRAM의 레이아웃을 나타낸 도면이며, 2(행) × 2(열)의 메모리 셀 4 개분의 배열을 나타내고 있다. 또 콘택 홀은 원형의 것을 나타내고 있지만, 도 1 ∼ 도 3과 갈이 정방형의 콘택 홀도 마찬가지이다. 또한 콘택 홀(13a, 13b, 15)을 잇는 배선층 및 콘택 홀(14a, 14b, 16)을 잇는 배선층을 파선으로 나타내고 있다.
제 1 실시예의 SRAM에 있어서는, 도 4의 하측에 나타낸 메모리 셀은 상술한 도 3의 것과 같은 레이아웃이고, 상측의 메모리 셀은 이 하측의 메모리 셀에 대하여 180 도 회전 대칭으로 되어 있다. 이와 같은 상하 2 개의 메모리 셀의 조가 열 방향(비트선 쌍의 연장하는 방향으로서 워드선 WL에 수직한 방향)에 반복 배치된다. 또한 워드선 WL에도 상기와 같은 상하 2 개의 메모리 셀의 조가 교호로 배치되므로, 같은 행에는 같은 레이아웃의 메모리 셀이 연속하여 배치되게 된다.
여기서, 종래예와의 비교를 위하여, 도 5에 종래의 레이아웃의 예를 나타낸다. 이 종래예는 하측 행의 메모리 셀을 도 1b 및 도 2에 나타낸 레이아웃으로 하고, 상측 행의 메모리 셀은 그것을 워드선 WL에 평행한 변에 대하여 대칭이 되도록 한 것이다.
도 6은 본 발명의 제 2 실시예의 SRAM의 레이아웃을 나타낸 도면이다. 도시한 바와 같이, 도 6의 우측의 2 개의 메모리 셀의 레이아웃은 도 4의 상하 2 개의 메모리 셀의 레이아웃과 마찬가지이다. 좌측의 2 개의 메모리 셀의 레이아웃과 우측의 2 개의 메모리 셀의 레이아웃은 콘택 홀(32, 34)을 통하는 직선에 대하여 대칭이다. 이와 같은 레이아웃에서도 제 1 실시예의 것과 마찬가지 효과가 얻어진다.
도 7은 본 발명의 제 3 실시예의 SRAM의 레이아웃을 나타낸 도면이고, 1 개의 메모리 셀의 레이아웃을 나타내고 있다. 제 3 실시예는 N 채널 트랜지스터와 P 채널 트랜지스터의 소스/드레인 확산 부분의 최소 간격 X가 더욱 작아진 경우에 유효한 레이아웃이고, 크로스 커플링을 위한 배선의 콘택 홀(15, 16)을 쌍방 모두 N 채널 트랜지스터와 P 채널 트랜지스터의 소스/드레인 확산 부분의 외측에 형성하고 있다.
이상 설명한 바와 같이, 본 발명의 레이아웃에 의하면 CMOS형 메모리 셀의 크기를 작게 할 수 있으므로, 스태틱형 반도체 기억장치의 집적도를 향상시킬 수 있고, 제조 원가를 저감할 수 있다.

Claims (2)

  1. 스택틱형 반도체 기억장치에 있어서,
    N 채널 트랜지스터와 P 채널 트랜지스터가 서로 직렬로 접속한 인버터를 2개의 크로스 커플 배선한 인버터를 각각 갖는 COMS 메모리 셀을 포함하고,
    상기 각 크로스 커플 배선한 인버터의 상기 N 채널 트랜지스터와 상기 P 채널 트랜지스터의 게이트들을 각각 접속하는 각각의 게이트 선은 2개의 부분을 가지며, 상기 2개의 부분 중 하나는 상기 각 인버터의 상기 N 채널 트랜지스터와 P 채널 트랜지스터의 상기 게이트들을 접속하는 접속선이고, 다른 하나의 부분은 상기 접속선에 실질적으로 수직 방향으로 상기 접속선으로부터 연장되는 연장부이며,
    상기 2개의 인버터를 크로스 커플 배선하는데 사용되는 2개의 콘텍은 상기 연장부의 단부에 배치되고,
    상기 2개의 인버터를 크로스 커플 배선하는데 사용되는 상기 2개의 콘택 중 적어도 하나는 각 메모리 셀에 포함되는 상기 N 채널 트랜지스터 및 상기 P 채널 트랜지스터의 확산된 소스 및 드레인에 의해 둘러싸인 영역 이외의 임의 영역에 배치되는
    것을 특징으로 하는 스택틱형 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀과, 상기 메모리 셀의 크로스 커플 배선을 180도 회전한 회전메모리 셀을, 열 방향으로 교호로 배치한 것을 특징으로 하는 스태틱형 반도체 기억 장치.
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