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KR100302892B1 - 자기교정식분수지연요소를갖는지연선루프를지니는분수-엔위상동기루프 - Google Patents

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KR100302892B1
KR100302892B1 KR1019980033935A KR19980033935A KR100302892B1 KR 100302892 B1 KR100302892 B1 KR 100302892B1 KR 1019980033935 A KR1019980033935 A KR 1019980033935A KR 19980033935 A KR19980033935 A KR 19980033935A KR 100302892 B1 KR100302892 B1 KR 100302892B1
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크레이그 데이비스
제프 훠드
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클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
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Abstract

피드백신호에 대한 지연 간격이: 지상(lagging phase)관계를 초래하는 작은 분수 제수(＜1/2) 또는 진상(leading phase)관계를 초래하는 큰 분수 제수(＞1/2)가 감지되는 경우 증가되고; 진상 관계를 초래하는 작은 분수 제수(＜1/2) 또는 지상관계를 초래하는 큰 분수 제수(＞1/2)가 감지되는 경우 감소되는 방식으로 PLL 피드백신호를 제어하는, 자기 교정식 분수 지연 요소를 갖는 지연선 루프(delay lineloop ; DLL)를 지니는 분수-N 위상 동기 루프(PLL).

Description

자기 교정식 분수 지연 요소를 갖는 지연선 루프를 지니는 분수-엔 위상 동기 루프
[발명의 배경]
1. 발명의 분야
본 발명은 분수-N 위상 동기 루프(fractional-N phase-lock loop; PLL), 특히 지연선 루프(delay line loop; DLL)를 지니는 분수-N PLL에 관한 것이다.
2. 관련기술의 설명
제 1도에 있어서, 분수-N PLL은 피드백 경로에서 비정수 계수기(22)(정수 더하기 분수)를 사용하여 신호 주파수를 디지털식으로 합성하는데 사용된다. 계수기(22)의 분수부(F)는 정수만의 계수기보다도 주어진 기준 주파수(기준 오실레이터(12)로부터 발생됨)에 더 미세한 튜닝 분해능을 제공한다. 주어진 튜닝 분해능에 있어서, 분수-N 계수기(22)는 정수 계수기보다 더 작은 계수를 가지며, 결과적으로 더 빠른 위상 동기를 초래하여 전압 제어 발진기(VC0; 20)에서 더 적은 인접 위상잡음을 발생시킨다.
그렇지만, 이와같은 분수 계수기(22)는 분수 주파수에서 바람직하지 않은 스퓨리어스(spurious) 잡음을 발생시키는 것으로 알려져 왔다. 분수 주파수 속도에서 발생하는 스퓨리어스 잡음 성분("자극")은 루프내의 불량하게 보정된 분수 지연 또는 시간 경과로 분포되는 PLL 전하로 인한 루프 필터(18)내의 전압 디더링(dithering) 중 어느 하나의 결과로 삽입되는 것이 전형적이다.
분수 계수를 실행하는 보다 일반적인 방법중 하나는 정수 평균법이다. 예를 들면, 분수 계수(N+1/4)를 얻기 위해 계수기(22)는 3 연속 사이클 동안 계수(N)에 의해 분할되고 나서 1 사이클 동안 N+1 에 의해 분할된다. 임의의 주어진 시점에서, 순시 분할은 부정확하지만, 4 사이클 동안 평균화되어 이러한 분할은 정확히 N+1/4를 제공한다. 그렇지만, N 분할의 3 연속 사이클은 루프 위상 오차가 한 방향으로 누산되도록 하는 반면, N+1 분할의 4 사이클은 반대 방향으로 하나의 큰 위상 오차를 초래한다. 따라서, 소기의 평균 위상 주파수가 유지되지만, 위상의 "점프"는 기준 주파수에 관련한 스퓨리어스 주파수의 신호를 발생시킨다.
분수-N 계수기에 관련한 또다른 방법에서, 가변량의 전하가, 전하 불평형을 말소하고 루프 필터(18)내의 전압 디더(dither)을 제거하려는 시도로 기준신호(15)의 각 사이클 동안 루프 필터(18)내로 주입된다. 그렇지만, 이러한 기술은 시간 경과로 확산되는 전하를 필터(18)내로 덤핑하는 경향이 있으며 일부의 전압 디더를 초래한다.
도 2에 있어서, 또다른 분수-N 구현은 정수 VC0 지연 단계를 보충하는 분수-N 계수기(22)의 다음에 가변 지연 요소(24)를 부가한다. 계수기(22)가 지연 요소(24)의 출력(25)을 기다리지 않고 각 사이클에 걸쳐 계수를 시작하기 때문에, 지연 요소(24)내의 각 연속 지연은 누산된 위상 오차를 상쇄하도록 조절되어야 한다. 변함없는 N+1/4 출력 주기의 전달은 부가된 지연("0/4")없이 N+1 분할에 뒤이어 VC0 출력 주기의 1/4, 2/4 및 3/4의 부가적인 지연 각각을 수반하는 3 연속 사이클동안 N 분할을 필요로 한다. 각각의 이와같은 지연이 정수 VCO 주기의 적당히 교정된 분수 백분율인 경우, 각 연속 사이클은 기준 계수기(14)로부터의 신호와 위상 정렬되어, 위상 검출기(16)에 의해 발생되는 최소의 튜닝 라인 디더를 초래한다. 그렇지만, 각 보충 지연의 적당한 교정을 유지하는 것은 일관적으로 이행하는데 어렵다.
도 3에 있어서, 이러한 기술은 1 마이크로초의 VC0 신호 주기 및 VC0 출력주기의 1/4 또는 0.25 나노초의 해당 지연에 기초하여 도시된 바와같이 나타낼 수 있다. 4-비트 가산기인 누산기(26)는 이의 합산 출력(27a)을 분수 정보(31b)와 합산하고 분수-N 계수기(22)로부터의 출력(23)에 의해 클록킹된다. 누산기(26)의 자리올림 출력(27b)은 계수기(22)용 계수 제어 신호(M)로 이용되고, 하나 이상의 완전한 VC0의 위상 지연 주기가 누산된 경우 한 개의 부가적인 계수를 부가하도록 계수기(22)에 지시한다(이로써 가변 지연 게이트 범위가 초과되는 것을 방지한다). 합산 신호(27a)는 지연 요소(24)내에서 지연을 증가시키는데 또한 사용된다.
도 4에 있어서, VC0 주기의 분수 반복의 교정을 유지하는 한가지 종래의 기술은 DLL내의 시간 기준으로서 VCO(20; 도 1)의 주파수 분할 출력(41a)을 사용하는 것이다. 이 신호(41a)는 계수기(22)의 프리스케일러 출력(41b)에 의해 클로킹되는 두 개의 D 형 플립플롭(46,48)에 의해 주파수 분할된다. 제 1 플립플롭 출력(47)은 램프 발생기(50)를 구동시키는 반면, 제 2 출력(49)은 누산기(26)를 클로킹하고 DLL 위상 검출기(44)를 구동시킨다. 램프 발생기(50)의 출력(5l)은 두 개의 한계 비교기(42,52)내의 두 개의 한계 신호(41c,41d)와 비교되는데, 제 1 결과 신호(43)는 DLL 위상 검출기(44)를 구동시키고 제 2 결과 신호(23)는 PLL 위상 검출기(16)를 구동시킨다.
제 1 한계 신호(41c)는 디지털-아날로그(DAC) DAC1(도시되지 않음)에 의해 발생된다. 제 2 한계 신호(41d)는 또다른 DAC DAC2의 출력을 누산기(26)로부터의 출력(27a)과 합산하는 회로에 의해 발생된다.
램프 신호(51)의 경사는 (램프 발생기(50)내의 커패시터를 충전하는 정전류원으로부터 출력값을 조절함으써) DLL 위상 검출기(44)에 의해 발생되는 제어 신호(45)에 의해 변조된다. 램프 발생기(50)에의 입력(47)이 선언되는 경우, 램프 신호(51)는 한계 전압(41c)을 넘어 일정 속도로 증가하여, 주파수 분할 VC0 신호(49)와 위상 비교되는 펄스를 출력(43)에서 발생시킨다. 램프 발생기(50)에 의해 삽입되는 지연의 이러한 번조 피드백은 노드(A)-노드(C)로부터의 지연이 프리스케일러 출력 신호(41b)의 주기를 동일하게 한다.
제 2 한계 비교기(52)는 누산기(26)로부터의 합산 출력(27a)의 값에 따라서 제 1 한계 전압(41c)보다 크거나 같은 한계 전압(41d)과 램프 신호(51)를 비교한다. 그러므로, 이 비교기 출력(23)의 위상내에서의 해당하는 지연은 누산기(26)로부터의 출력(27a)의 상태에 의해 변조된다.
도 5에 있어서, 알려진 교정 주기(t43a)가 한계 비교기(42)에 의해 설정된 신호 경로로 정해지는 경우, 시간 지연(△1=t23a-t43a)의 증가 변화를 얻을 수 있는데, 이는 한계 비교기(52; t43a*V41d/V41c)에 의해 설정된 신호 경로를 따라 인가되는 한계전압(41c(V41c),41d(V41d))에 비례한다.
이 회로(40)는 분수 VC0 지연 단계의 일부 교정을 제공하는 반면, 많은 오차 소스가 여전히 존재한다. 예를들면, 한계 비교기(42,52) 등의 지연 경로의 정합 오차 또는 DLL 위상 검출기(44)내의 전하 범프의 대칭 오차는 분수 교정 오차를 삽입시킨다.
따라서, DLL이 보다 정확하고 변함없는 분수 지연의 자기 교정을 제공하는 것이 바람직하다.
도 1은 종래의 분수-N PLL 회로에 대한 기능적 블록 선도.
도 2는 피드백 루프내에서의 가면적 지연을 갖는 종래의 분수-N PLL에 대한 기능적 블록 선도.
도 3은 도 2의 회로에 의해 제공되는 가변 피드백신호 지연에 대한 도면.
도 4는 피드백 루프내에서의 분수 지연을 교정하는 DLL을 지니는 종래의 분수-N PLL 회로에 대한 기능적 블록 선도.
도 5는 도 4의 회로에 관한 교정 개념을 예시하는 그래프.
도 6은 본 발명에 따른 자기 교정식 분수 지연 요소를 갖는 DLL을 지니는 분수-N PLL에 대한 기능적 블록 선도.
도 7은 도 6의 회로에 관한 자기 교정 개념을 예시하는 도면.
도 8은 도6의 지연 간격 조절 회로의 한 실시예에 대한 개략적인 기능적 블록 선도.
본 발명에 따라, 자기 교정식 분수 지연 요소를 갖는 DLL을 지니는 분수-N PLL은 PLL 피드백신호를 제어함에 있어서, 피드백신호에 대한 지연 간격이: 지상 관계를 초래하는 작은 분수 제수(＜1/2) 또는 진상 관계를 초래하는 큰 분수 제수(＞1/2)가 감지되는 경우 증가되고; 진상 관졔를 초래하는 작은 분수 제수(＜1/2) 또는 지상 관계를 초래하는 큰 분수 제수(＞1/2)가 감지되는 경우 감소되는 방식으로 제어한다.
본 발명에 따른 자기 교정식 분수 지연 요소를 갖는 DLL을 지니는 분수-N PLL은 많은 이점들을 제공한다. 예를들면, DLL내에서의 분수 지연 요소의 자기 교정은 단지 한 개만의 비교기를 필요로 한다. 이는 다중 신호 비교 한계치에 대한 필요성을 제거하며, 또한 비교 회로내의 오정합으로 인한 출력내에서의 기준 주파수 관련 신호 자극을 제거한다. 게다가, 위상 비교는 VC0 출력 신호의 주기와 무관하게 설정될 수 있는 보다 빠른 속도로 이행될 수 있다. 이는 불확실한 상태에서 PLL 소비 시간의 감소를 초래하고, 또한 출력 신호 위상 잡음의 감소를 초래한다.
본 발명에 따른 자기 교정식 분수 지연 요소를 갖는 DLL을 지니는 분수-N PLL은 PLL 위상 비교 회로, 발진기 회로 및 DLL 피드백 회로를 포함한다. PLL 위상비교 회로는, PLL 피드백신호 위상을 지니는 PLL 피드백신호를 수신 및 이를 PLL 기준신호 위상과 주파수를 지니는 PLL 기준신호와 비교하고 이에 따라서 PLL 피드백과 기준신호 위상간의 차를 나타내는 PLL 제어 신호를 제공하도록 구성된다. 발진기 회로는 PLL 위상 비교 회로에 연결되며, PLL 제어 신호를 수신하고 이에 따라서 PLL 기준신호 주파수의 M 배인 PLL 출력 신호 주파수를 지니는 PLL 출력 신호를 제공하도록 구성된다. DLL 피드백 회로는 발진기 회로와 PLL 위상 비교 회로 사이에 연결되며, PLL 출력 신호를 수신 및 이를 N+F의 인자로 주파수 분할하고 이에 따라서 PLL 피드백신호를 제공(여기서, N은 정수 F는 0과 1 사이의 분수임)하도록 구성된다.
본 발명의 한 실시예에 따라, DLL 피드백 회로는 DLL 주파수 분할 회로, DLL지연 회로 및 DLL 위상 비교 회로를 포함한다. DLL 주파수 분할 회로는 발진기 회로에 연결되며, 주파수 분할 제어 신호를 수신하고 이에 따라서 PLL 출력 신호를 수신 및 이를 N+F의 인자로 주파수 분할하고 이에 따라서 주파수 분할된 신호를 제공하도록 구성된다. DLL 지연 회로는 DLL 주파수 분할 회로에 연결되며, 지연 제어 신호 및 주파수 분할된 신호를 수신하고 이에 따라서 주파수 분할 제어 신호를 제공하도록 구성되는데, 여기서 PLL 피드백신호는 지연 제어 신호에 따른 시간 지연을 갖는 주파수 분할된 신호에 대응한다. DLL 위상 비교 회로는 DLL에 연결되며, DLL 제어 신호를 수신하고 이에 따라서 PLL 기준신호 및 PLL 피드백신호를 수신 및 비교하고 이에 따라서 지연 제어 신호를 제공하도록 구성된다.
본 발명의 또다른 실시예에 따라, DLL 피드백 회로는 DLL 주파수 분할 회로, DLL 지연 회로 및 DLL 제어 회로를 포함한다. DLL 주파수 분할 회로는 발진기에 연결되며, 주파수 분할 제어 신호를 수신하고 이에 따라서 PLL 출력 신호를 N+F의 인자로 주파수 분할하고 이에 따라서 주파수 분할된 신호를 제공하도록 구성된다. DLL 지연 회로는 DLL 주파수 분할 회로에 연결되며, 지연 제어 신호 및 주파수 분할된 신호를 수신하고 이에 따라서 PLL 피드백신호를 제공하도록 구성되는데, 여기서 PLL 피드백신호는, 지연 제어 신호에 따른 시간 지연을 갖는 주파수 분할된 신호에 대응한다. DLL 제어 회로는 DLL 주파수 분할 회로 및 DLL 지연 회로에 연결되며, 주파수 분할된 신호를 수신하고 이에 따라서 PLL 기준신호와 PLL 피드백신호를 수신 및 비교하고 이에 따라서 주파수 분할 제어 신호 및 지연 제어 신호를 제공하도록 구성된다.
본 발명의 상기 및 기타 다른 특징 및 이점들은 다음의 본 발명의 상세한 설명 및 첨부된 도면을 참조하면 이해될 것이다.
도면 전체를 통해서, 동일 또는 일치하는 숫자 표시는 동일 또는 일치하는 요소 각각을 식별하는데 사용된다.
도 6에 있어서, 본 발명의 한 실시예에 따른 자기 교정식 분수 지연 요소를 갖는 DLL을 지니는 분수-N PLL(100)은 기준신호원(112; 발진기 등), 기준 계수기(114), PLL 위상 검출기(116), 제어가능 발진기(120; VCO), 분수 계수기(122), 램프 발생기(150), 비교기 회로(152), DLL 위상 검출기(144), 누산기(126), 및 간격조절 회로(160)를 포함하는데, 이들 모두는 실제 도시된 바와같이 상호 접속되어 있다.
분수-N 계수기(122)의 단말 출력(141a)은 누산기(126)를 클록킹하고 램프 발생기(150)를 구동시킨다. 누산기(126)의 자리올림 출력(127b)은 분수-N 계수기(122)에 계수 제어 신호(M)를 제공하는데, 이는 계수(N)를 결정하는 제어 신호(131a)를 또한 수신한다. 누산기(126)의 합산 출력(127a)은 분수 제수(F)를 식멸하는 신호(131b)와 합산되며, DLL 위상 검출기(144)를 제어하는데 사용된다(아래에서 상세히 설명됨).
간격 조정 회로(160)는 비교 회로(152)에 대한 한계 전압(161)를 발생시키도록 합산 출력(127a) 및 위상 검출기 출력(145)을 사용한다(아래에서 상세히 설명됨). 비교기(152)의 출력(123)은 PLL 위상 검출기(116)와 DLL 위상 검출기(144) 모두에서 주파수 분할된 기준신호(115)와 비교된다. PLL 위상 검출기(1l6)의 출력(117)은 발진기(120)를 제어한다. (여기서는 명백하게 도시되진 않았지만, 저역 루프 필터가 PLL 제어 신호(117)를 저역 필터링하도록 PLL 위상 검출기(116)와 발진기(120)사이에 또한 포함되는 것이 일반적이다.)
도 7에 있어서, 도 6의 PLL(100)은 PLL(100)이 DLL로부터 신호(123)의 위상에지의 시퀀스를 "평균화"하여 위상 동기된다는 사실을 이용한다. DLL내의 분수 지연 성분이 긴 단조성(monotonical) 지연 오차를 갖는 경우, 1/2 미만의 값을 갖는 분수 지연 성분 모두는 분할된 기준신호(115)의 위상 에지에 대하여 먼저 발생하는 반면에, 1/2 이상의 값을 갖는 성분들은 나중에 발생한다. 역으로, 분수 지연성분이 짧은 단조성 지연 오차를 갖는 경우, 1/2 미만의 값을 갖는 분수 지연 성분 모두는 분할된 기준신호(115)의 위상 에지에 대하여 나중에 발생하는 반면에, 1/2이상의 값을 갖는 성분들은 먼저 발생한다. ("I1" = 지연 간격 전류원, 및 "(+/-)" = 위상 검출기 입력 극성 기준임을 주목해야 한다.)
도 6의 PLL(100)은 이러한 정보를 사용하여 분수 지연 발생기내로 피드백신호(141a)를 제어하는데, 이 발생기는 램프 발생기(l50), 비교기(152), DLL 위상 검출기(144), 누산기(126) 및 간격 조절 회로(160)를 포함한다. 이와같은 정보는 분수 지연 발생기가, 지상 관계를 초래하는 작은 분수항(1/2 미만)을 감지하거나 또는 진상 관계를 초래하는 큰 분수항(1/2 이상)을 감지하는 경우 지연 간격을 증가시키는데 사용된다. 마찬가지로, 분수 지연 발생기는, 진상 관계를 초래하는 작은 분수항이 감지되거나 또는 지상 관계를 초래하는 큰 분수항이 감지되는 경우 지연간격을 감소시킨다.
PLL(100)의 1차 PLL 부분은 DLL 부분과 동일한 피드백(123) 및 기준(115) 신호 위상 에지에 기초하여 또한 위상 보정한다. 1차 피드백 경로가 평균 주파수(또는 위상)오차를 최소화하는 반면, DLL 피드백 경로는 주기적 분수 위상 오차를 최소화한다. 두 개의 루프 피드백 응답이 서로 방해하지 않는다는 것은 이와같은 다중 루프 시스템의 안정성에 중요하다. 예를들면, DLL 피드백은 주 PLL 루프의 평균화 시도를 방해하지 않아야 한다. 이를 성취하기 위해서, DLL은 시간적으로 선행하는 많은 위상 에지가 시간적으로 푸시백되는 만큼 임의의 보정이 분수 지연 간격을 변경시키는 것을 보장해야 한다. 따라서, DLL이 분수 지연 간격을 증가시킬 필요가 있는 경우, 보다 작은 분수는 "절대" 시간으로 푸시백되어야 하는 반면, 더 큰 분수는 "절대" 시간으로 나중에 푸시되어야 한다. 이는 종래의 도 4 회로의 지연 기술과 대비되는데, 여기서 모든 지연은 램프 전압의 개시점에 관하여 시간적으로 앞 또는 뒤로 함께 이동된다.
다시 도 5에 있어서, 도 4의 회로에서 사용되는 램프 회로 방법은 "절대 식간"으로 내외부로 시간 지연의 "종단점"을 이동시키지 않고서 이들 사이의 차(예컨대, 분수 선택 탭 지점(0/4,3/4)을 나타낼 수 있는 시간(t43a-t43b) 및 시간(t23a-t23b))를 증가 또는 감소시킬 수 없다.
단말 계수 신호(141a)는 출력 신호(151)의 전압이 입력 신호(141a)의 단정주기동안 일정한 비율로 최소값(VSS 등)에서 최대값(VDD 등)으로 램핑한다. 누산기(126) 및 DLL 위상 검출기 출력 신호(145)로부터의 합산 신호(127a)에 따라서, 간격 조절 회로(160)(아래에서 보다 상세히 설명됨)는 램프 전압(151)이 비교기(152)에 의해 비교되는 한계 전압(161)을 제공 및 조절한다. 따라서, 펄스 신호(123)에는 DLL에 의해 제어되는 가변 위상이 제공된다. 합산 신호(127a)의 상태는 DLL 위상 검출기(144)내에서 비교되는 경우 기준(115) 및 피드백(123) 신호에 대한 상대적 극성 기준을 결정한다. 또한, 이는 간격 조절 회로(160)를 제어하는데 사용되는 위상 검출기 출력 신호(145)의 임의 변경의 극성을 결정한다.
도 8에 있어서, 본 발명의 한 실시예에 따른 간격 조절 회로(160)는 두 개의 NMOS 트랜지스터(N1, N2)로 구성된 간단한 전류 반사(mirror) 회로에 의해 출력 전류(I2)로 반사되는 전류(I1)를 발생시키도록 DLL 위상 검출기 출력 신호(145)에 의해 구동되는 PMOS 트랜지스터(P1)을 포함한다. 이 반사 전류(I2)는 "고" 전압 전위(VH)와 "저" 전압 전위(VL)사이에서 바이어스되는 저항성 분압기에서 저항(R1, R2, R3)양단의 전압을 발생시킨다. "고" 전압 전위(VH)는 전압 분할 회로의 중간점의 전압(V-)을 전원 전위(VDD)의 절반에 해당하는 기준 전압(V+)과 비교하는 연산 증폭기(164)의 출력에 의해 설정된다. 따라서, 입력 제어 전압(145)이 증가 및 감소함에 따라, 전류(I1,I2)는 각각 감소 및 증가하여, 분압기 바이어싱 전위(VL)가 각각 증가 및 감소하고, 분압기 바이어싱 전위(VH)가 각각 증가 및 감소하도록 한다.
누산기(126)로부터의 합산 신호(127a)는, 어느 스위치(S0, S1, S2, S3)가 폐쇄되는지를 결정하여 적당한 전압(VL, V1, V2, 또는 VH)이 비교 회로(152)에 대한 한계 전압(161)으로 나타나도록 하는 한 세트의 스위치 제어 신호를 발생시기는 디코드 논리 회로(162)를 구동시킨다. 저항성 분압기를 구동시키는 전류(I2)의 증가 및 감소는 전압(VL, V1, V2, VH)이 대략 중간점 전압(V-)을 변화시키도록 한다. 이러한 전압 변화 또는 전압 오프셋은 비교 회로(152)의 작용에 의해 시간 지연 오프셋으로 변형된다.
본 발명의 구조 및 작동 방법의 기타 다양한 개량 및 변경은 본 발명의 범위와 사상을 벗어나지 않고서 당업자에게 명백할 것이다. 본 발명이 특정한 바람직한 실사예와 연관지어 설명되었지만, 본 발명이 이러한 특정 실시예에 국한되지않는 다는 것을 이해해야 한다. 다음의 청구항이 본 발명의 범위를 한정하고 이 청구항의 범위내의 구조 및 방법이 이에 포함되는 것으로 의도된다.
본 발명에서는 DLL내에서의 분수 지연 요소의 자기 교정은 단지 한개만의 비교기를 필요로 한다. 이는 다중 신호 비교 한계치에 대한 필요성을 제거하며, 또한 비교 회로내의 오정합으로 인한 출력내에서의 기준 주파수 관련 신호 자극을 제거한다. 게다가, 위상 비교는 VC0 출력 신호의 주기와 무관하게 설정될 수 있는 보다 빠른 속도로 이행될 수 있다. 이는 불확실한 상태에서 PLL 소비 시간의 감소를 초래하고, 또한 출력 신호 위상 잡음의 감소를 초래한다.

Claims (5)

  1. (정정) 자기 교정식 분수 지연 요소를 갖는 지연선 루프(delay line loop; DLL)를 지니는 분수-N 위상 동기 루프(PLL)를 포함하는 장치에 있어서, PLL 피드백신호 위상을 갖는 PLL 피드백신호를 수신 및 이를 PLL 기준신호위상과 주파수를 갖는 PLL 기준신호와 비교하고, 이에 따라서 상기 PLL 피드백신호위상과 기준신호 위상간의 차를 나타내는 PLL 제어 신호를 제공하도록 구성된 PLL위상 비교 회로; 상기 PLL 제어 신호를 수신하고 이에 따라서 상기 PLL 기준신호 주파수의 M배인 PLL 출력 신호 주파수를 갖는 PLL 출력 신호를 제공하도록 구성된, 상기 PLL 위상 비교 회로에 연결된 발진기 회로; 및 상기 PLL 출력 신호를 수신 및 이를 N+F(N은 정수, F는 0과 1사이의 분수임)의 인자로 주파수 분할하고 이에 따라서 상기 PLL 피드백신호를 제공하도록 구성된, 상기 발진기 회로와 상기 PLL 위상 비교 회로 사이에 연결된 DLL 피드백 회로를 포함하며, 상기 DLL 피드백 회로는, 주파수 분할 제어 신호를 수신하고 이에 따라서 상기 PLL 출력 신호를 수신 및 이를 상기 N+F의 인자로 주파수 분할하고 이에 따라서 주파수 분할된 신호를 제공하도록 구성된, 상기 발진기 회로에 연졀된 DLL 주파수 분할 회로, 지연 제어 신호 및 상기 주파수 분할된 신호를 수신하고 이에 따라서 상기 주파수 분할 제어 신호, 상기 PLL 피드백신호 및 DLL 제어 신호를 제공하도록 구성된, 상기 DLL 주파수 분할 회로에 연결된 DLL 지연 회로로서, 상기 PLL 피드백신호는 상기 지연 제어 신호에 따른 시간 지연을 갖는 상기 주파수 분할된 신호에 대응하는 DLL 지연 회로, 및 상기 DLL 제어 신호를 수신하고 이에 따라서 상기 PLL 기준신호 및 상기 PLL 피드백신호를 수신 및 비교하고 이에 따라서 상기 지연 제어 신호를 제공하도록 상기 DLL 지연 회로에 연결된 DLL 위상 비교 회로를 포함하는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서, 상기 PLL 위상 비교 회로는 위상 검출기를 포함하는 장치.
  3. 제 1항에 있어서, 상기 발진기 회로는 전압 제어 발진기를 포함하는 장치.
  4. 제 1항에 있어서, 상기 DLL 주파수 분할 회로는 2중 계수 프리스케일러 회로를 포함하는 장치.
  5. 제 1항에 있어서, 상기 DLL 지연 회로는 DLL 기준신호 및 상기 주파수 분할된 신호를 수신하고 이에 따라서 상기 PLL 피드백신호를 제공하도록 구성된 신호 지연 회로; 및 상기 지연 제어 신호 및 상기 주파수 분할된 신호를 수신하고 이에 따라서 상기 주파수 분할 제어 신호, 상기 DLL 기준신호 및 상기 DLL 제어 신호를 제공하도록 구성된, 상기 신호 지연 회로에 연결된 지연 제어 회로를 포함하는 장치.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19714142C1 (de) * 1997-04-05 1998-05-20 Lucent Tech Network Sys Gmbh Phasendetektor
US6208181B1 (en) * 1998-01-14 2001-03-27 Intel Corporation Self-compensating phase detector
US6064272A (en) * 1998-07-01 2000-05-16 Conexant Systems, Inc. Phase interpolated fractional-N frequency synthesizer with on-chip tuning
KR100295052B1 (ko) 1998-09-02 2001-07-12 윤종용 전압제어지연라인의단위지연기들의수를가변시킬수있는제어부를구비하는지연동기루프및이에대한제어방법
DE19840241C1 (de) 1998-09-03 2000-03-23 Siemens Ag Digitaler PLL (Phase Locked Loop)-Frequenzsynthesizer
US6043717A (en) * 1998-09-22 2000-03-28 Intel Corporation Signal synchronization and frequency synthesis system configurable as PLL or DLL
KR100301048B1 (ko) 1998-10-19 2001-09-06 윤종용 지연단의수가가변하는지연동기루프및이를구동하는방법
JP2001076437A (ja) * 1999-09-06 2001-03-23 Victor Co Of Japan Ltd クロック信号発生装置
EP1157469A1 (en) * 1999-12-15 2001-11-28 Koninklijke Philips Electronics N.V. Electronic device with a frequency synthesis circuit
US6236278B1 (en) 2000-02-16 2001-05-22 National Semiconductor Corporation Apparatus and method for a fast locking phase locked loop
DE10029421C2 (de) * 2000-06-15 2002-07-11 Infineon Technologies Ag Kalibriervorrichtung und -verfahren für die Taktgenerierung auf einem integrierten Schaltkreis
US6901126B1 (en) * 2000-06-30 2005-05-31 Texas Instruments Incorporated Time division multiplex data recovery system using close loop phase and delay locked loop
JP2002135116A (ja) * 2000-10-20 2002-05-10 Fujitsu Ltd Ｐｌｌ回路と分周方法
US8385476B2 (en) 2001-04-25 2013-02-26 Texas Instruments Incorporated Digital phase locked loop
US6856181B1 (en) * 2002-12-30 2005-02-15 Cypress Semiconductor Corporation Stability robustness using a non-integer order filter in a circuit
US7356111B1 (en) * 2003-01-14 2008-04-08 Advanced Micro Devices, Inc. Apparatus and method for fractional frequency division using multi-phase output VCO
SE0301005D0 (sv) * 2003-04-03 2003-04-03 Ericsson Telefon Ab L M Method and system of jitter compensation
US6958635B2 (en) * 2003-10-14 2005-10-25 Qualcomm Incorporated Low-power direct digital synthesizer with analog interpolation
US7443905B1 (en) * 2004-03-19 2008-10-28 National Semiconductor Corporation Apparatus and method for spread spectrum clock generator with accumulator
US7880516B2 (en) * 2005-03-31 2011-02-01 Freescale Semiconductor, Inc. Method for noise reduction in a phase locked loop and a device having noise reduction capabilities
DE102005060472B3 (de) * 2005-12-17 2007-04-26 Atmel Germany Gmbh PLL-Frequenzgenerator
KR100776736B1 (ko) * 2005-12-28 2007-11-19 주식회사 하이닉스반도체 클럭 동기 장치
US20070260906A1 (en) * 2006-05-08 2007-11-08 Corredoura Paul L Clock synchronization method and apparatus
JP4768645B2 (ja) * 2007-02-16 2011-09-07 パナソニック株式会社 Ｐｌｌ回路、およびそれを備えた無線装置
DE102007031127A1 (de) * 2007-06-29 2009-01-02 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik PLL-Schaltung für Frequenzverhältnisse mit nichtganzzahligen Werten
US7573311B2 (en) * 2007-11-01 2009-08-11 The Boeing Company Programmable high-resolution phase delay
US8169241B2 (en) * 2008-01-15 2012-05-01 Atmel Rousset S.A.S. Proportional phase comparator and method for phase-aligning digital signals
US7917797B2 (en) * 2008-05-22 2011-03-29 Xilinx, Inc. Clock generation using a fractional phase detector
US8145171B2 (en) * 2008-10-08 2012-03-27 Qualcomm Incorporated Clock clean-up phase-locked loop (PLL)
US7876261B1 (en) * 2008-10-28 2011-01-25 Lockheed Martin Corporation Reflected wave clock synchronization
CN101409553B (zh) * 2008-11-20 2010-12-08 四川和芯微电子股份有限公司 一种相位延迟线器
US8044742B2 (en) 2009-03-11 2011-10-25 Qualcomm Incorporated Wideband phase modulator
JP2011040943A (ja) * 2009-08-10 2011-02-24 Fujitsu Semiconductor Ltd 位相ロックループ回路
US8588720B2 (en) * 2009-12-15 2013-11-19 Qualcomm Incorproated Signal decimation techniques
US8330509B2 (en) * 2010-04-12 2012-12-11 Intel Mobile Communications GmbH Suppression of low-frequency noise from phase detector in phase control loop
US8502575B2 (en) * 2010-09-28 2013-08-06 Texas Instruments Incorporated Fractional-N PLL using multiple phase comparison frequencies to improve spurious signal performance
US9000858B2 (en) 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
US9547333B2 (en) 2013-10-10 2017-01-17 General Electric Company System and method for synchronizing networked components
US10302699B1 (en) 2018-02-27 2019-05-28 Amazon Technologies, Inc. Precise transmission medium delay measurement

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3959737A (en) * 1974-11-18 1976-05-25 Engelmann Microwave Co. Frequency synthesizer having fractional frequency divider in phase-locked loop
US4409564A (en) * 1981-03-20 1983-10-11 Wavetek Pulse delay compensation for frequency synthesizer
GB2107142B (en) * 1981-10-07 1984-10-10 Marconi Co Ltd Frequency synthesisers
JPH0292021A (ja) * 1988-09-29 1990-03-30 Mitsubishi Rayon Co Ltd ディジタルｐｌｌ回路
US4926447A (en) * 1988-11-18 1990-05-15 Hewlett-Packard Company Phase locked loop for clock extraction in gigabit rate data communication links
US5334952A (en) * 1993-03-29 1994-08-02 Spectralink Corporation Fast settling phase locked loop
US5394444A (en) * 1993-07-12 1995-02-28 Motorola, Inc. Lock detect circuit for detecting a lock condition in a phase locked loop and method therefor
US5451910A (en) * 1993-08-12 1995-09-19 Northrop Grumman Corporation Frequency synthesizer with comb spectrum mixer and fractional comb frequency offset
JP3033654B2 (ja) * 1993-08-23 2000-04-17 日本電気株式会社 Ｐｌｌ周波数シンセサイザ
KR960012921B1 (ko) * 1993-10-06 1996-09-25 현대전자산업 주식회사 위상 록 루프 회로
JP3754070B2 (ja) * 1994-02-15 2006-03-08 ラムバス・インコーポレーテッド 遅延ロック・ループ
US5682112A (en) * 1994-05-18 1997-10-28 Nec Corporation Phase locked loop control apparatus
US5486792A (en) * 1995-03-06 1996-01-23 Motorola, Inc. Method and apparatus for calculating a divider in a digital phase lock loop
US5696468A (en) * 1996-02-29 1997-12-09 Qualcomm Incorporated Method and apparatus for autocalibrating the center frequency of a voltage controlled oscillator of a phase locked loop

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