KR100295712B1

KR100295712B1 - 컴퓨터디스플레이시스템컨트롤러

Info

Publication number: KR100295712B1
Application number: KR1019950004891A
Authority: KR
Inventors: 키아실버브룩
Original assignee: 미다라이 후지오; 캐논 가부시끼가이샤
Priority date: 1994-03-11
Filing date: 1995-03-10
Publication date: 2001-11-14
Anticipated expiration: 2015-03-10
Also published as: US6002385A; JP3372695B2; KR950033796A; JPH08278768A

Abstract

고해상도 칼라 독립 레벨 디스플레이 장치를 제어하기 위한 시스템(45, 55)가 개시되어 있으며, 디스플레이 장치는 픽셀들의 각 라인마다 다수 공통 라인들(80, 81, 82)를 포함할 수 있다. 개시된 프레임 버퍼 컨트롤러 시스템(45)은 다수의 서로 다른 모드들로 다중 공통 라인들을 이용하도록 구성되고, 디스플레이의 다수의 서로 다른 출력 속도들을 생성한다. 개시된 수단들(126, 127)이 출력 모드들에 따라 픽셀 데이타를 디더한다. 또한, 이 시스템은 다른 경우에 가능한 해상도 보다 증가한 해상도로, 폰트들 등과 같은 화상들을 디스플레이할 수 있다.

Description

컴퓨터 디스플레이 시스템 컨트롤러

제1도는 본 발명의 양호한 실시예를 구체화하는 오버롤 컴퓨터 워크스테이션시스템을 도시한 도면.

제2도는 FLCD 디스플레이 패널의 단일 픽셀의 양호한 형태의 평면도.

제3도는 강제 고속 모드에서 디스플레이가 구동될 때의 제2도의 단일 픽셀의 레드 및 그린 부분들의 다수의 가능한 레벨들을 도시한 도면.

제4도는 강제 고속 모드에서 제2도의 픽셀의 배열이 구동될 때의 다수의 가능한 블루 레벨들을 도시한 도면.

제5도는 정상 모드에서 픽셀이 구동될 때의 픽셀의 레드 및 그린 부분들의 다수의 가능한 레벨들을 도시한 도면.

제6도는 정상 모드에서 제3도의 픽셀의 배열이 구동될 때의 다수의 가능한 블루 레벨들을 도시한 도면.

제7도는 제1도의 디스플레이 유니트 컨트롤러를 상세히 도시한 도면.

제8도는 타임즈 로만 'A'의 렌더링을 도시한 도면.

제9도는 제8도의 문자 A를 렌더링할 때 발생되는 정상적인 결과를 도시한 도면.

제10도는 양호한 실시예에 따라 구성된 디스플레이 상에 "슈퍼 미세(Super Fine)"모드에서 문자 A의 렌더링을 도시한 도면.

제11도는 픽셀 2의 어떤 부분이 일루미네이트(illuminate)되는지를 결정하는 방법을 도시한 도면.

제12도는 제1도의 디스플레이 유니트 컨트롤러의 일부분을 상세히 도시한 도면.

제13도는 멀티-레벨 디더링(dithering)의 프로세스를 도시한 도면.

제14도는 제7도의 최적 디더 유니트를 상세히 도시한 도면.

제15도는 제7도의 서브 디더 유니트를 상세히 도시한 도면.

제16도는 제7도의 강제 고속 모드 검출 유니트를 상세히 도시한 도면.

제17도는 제2도의 갱신 상태 머신의 부분으로 참조되는 플로우챠트.

제18도는 디스플레이 시스템에 의해 이용되는 디스플레이 데이타 패킷을 도시한 도면.

제19도는 제7도의 패널 컨트롤러 및 FLCD 패널을 상세히 도시한 도면.

제20도는 제1도의 패널 컨트롤러를 상세히 도시한 도면.

제21도는 공통 라인 구동기 테이프 자동화 결합(TAB: Tape Automated Bonded)칩을 도시한 도면.

제22도는 제7도의 구동기 TAB을 도시한 도면.

제23도는 양호한 실시예를 사용하는 컴퓨터 워크스테이션 디스플레이 시스템의 정면 사시도.

제24도는 제23도의 컴퓨터 워크스테이션 디스플레이 측면도.

제25도는 제23도의 라인 XIV-XIV를 따라 자른 컴퓨터 워크스테이션 디스플레이의 단면도.

<도면의 주요부분에 대한 부호의 설명>

47: 라인 변경 메모리 53: 패널 컨트롤러

93: DRAM 제어 엔진 94,95,96: 16 M 비트 DRAM

98: DRAM 데이타 인터페이스 99: DRAM 어드레스 인터페이스

100: 채우기 어드레스 생성기 101,102,103,104: 24바이트 FIFO

107: 강제 고속 모드 검출 유니트 110: 픽셀 판독 엔진

123: 데이타 패커 217: 시리얼 레지스터

221: 이미지 채우기 엔진 222: 25 비트 CLUT

223: 영역 채우기 엔진 226: 슈퍼 미세 라인 그리기 엔진

456: 갱신 상태 머신

본 발명은 칼라 컴퓨터 디스플레이 또는 비디오 디스플레이와 같은 디스플레이 장치 상에 이미지들을 디스플레이하는 것에 관한 것으로, 메모리 기능을 갖고 있는 디스크리트 레벨 디스플레이인, 강유전성 액정 디스플레이와 같은 디스플레이 장치 상에 이미지들을 디스플레이하는 것에 관한 것이다.

최근 몇년 동안, 계산 장치, 입력 장치들 및 디스플레이 장치들을 포함하는 컴퓨터 워크스테이션의 인기가 높아지고 있다. 게다가 고품질, 고해상도 디스플레이들을 갖춘 고전력 워크스테이션들에 대한 수요가 극단적으로 증가하고 있다.

통상 이러한 수요들을 고해상도 디스플레이를 할 수 있는 음극선관(CRT) 타입의 장치들을 제공함으로써 부분적으로 만족되고 있다. 그러나, 그러한 장치들은 상당히 부피가 크고 과중한 무게를 갖고 대량의 전력을 소비한다.

최근, 다수의 픽셀들을 갖고 있는 고해상도 디스크리트 레벨 디스플레이를 제공하는 것이 제안되고 있는데, 픽셀들은 라인 상으로 배열되며, 각 픽셀은 소정의 수의 서로 다른 디스크리트 레벨들을 디스플레이할 수 있는 오버롤 픽셀들을 갖는 다수의 독립적으로 세트 가능한 영역들을 갖는다. 일련의 교차 구동 및 공통 라인들에 의해 제어되고 있는 독립으로 세트 가능한 영역들은 소정의 전압들을 디스플레이의 각 픽셀에 전달하도록 설계되어 있다. 이러한 타입들의 디스플레이의 실례들은 액정 디스플레이들, 플라즈마 디스플레이들(plasma displays) 및 전기 루미네선스 디스플레이들(electro-luminescent displays)을 포함한다.

본 발명의 목적은 위에서 상술된 바와 같은 픽셀 배열을 갖고 있는 디스크리트 레벨 디스플레이의 사용에 적합한 디스플레이 구동 시스템을 제공하는데 있다.

본 발명의 제1 양태에 따라, 프레임 버퍼링 수단들에 접속되어 있고, 이미지들을 상기 버퍼링 수단들 내에 기억하는데 적합한, 이미지들을 생성하고 조작하기 위한 수단을 포함하는 계산 및 데이타 조작 유니트를 포함하는 컴퓨터 워크스테이션이 제공되는데; 상기 프레임 버퍼링 수단들이 이미지들의 기억을 위한 프레임 버퍼 기억 수단, 및 상기 계산 및 데이타 조작 유니트에 접속되고 또한 고해상도 디스크리트 레벨 디스플레이 장치에 접속되는 프레임 버퍼 컨트롤러 수단을 포함하고; 상기 고해상도 디스크리트 레벨 디스플레이 장치가 실제로 평행한 라인들의 어레이에 배열된 다수의 픽셀들을 포함하는데, 라인의 각 픽셀은 다수의 공통 구동라인들을 갖고 있으며; 상기 고해상도 디스크리트 레벨 디스플레이 장치 상에 디스플레이될, 상기 계산 및 데이타 조작 유니트에 의해 생성되거나 조작되는 이미지들이 상기 프레임 버퍼 내에 기억된 후 상기 고해상도 디스플레이 장치 상에 디스플레이된다.

이제부터 첨부하는 도면과 관련하여 본 발명의 양호한 실시예를 설명한다.

제1도에는, 컴퓨터 워크스테이션의 양호한 실시예가 도시되어 있다. 이것은 중앙 고속 버스(33) 주위에 조직되는 베이스 컴퓨터 시스템(22)을 포함한다. 이러한 고속 버스는 인텔 펜티엄, 밉스 R4000, DED 알파(레지스터드 트레이드 마크) 등과 같은 고속 캐시(4), 고속 마이크로프로세서를 통해 접속된다.

또한, 확장 메모리 스토어(7)에 기억된 메모리에 액세스하는 RAMBUS 컨트롤러(6)이 버스(3)에 접속된다. 베이스 컴퓨터(3)의 전력은 전원 장치(10)을 통해 제공된다. 제공된 전압들은 필요에 따라 3.3 V 및 5 V가 된다.

정보 전송을 쉽게 용이하게 하기 위해서, 2개의 메모리 카드 포트들(11, 12)는 메모리 카드들의 삽입을 위해 제공된다. 포트들은 표준 PCMCIA 메모리 카드들을 취하도록 설계되어 있다.

파워-업일 때 양호한 실시예의 적절한 초기화를 보장하기 위해, 부트 ROM(13)이 필요한 시스템 코드들의 기억을 위해 제공된다. 직접 메모리 액세스(DMA) 컨트롤러(14)는 다양한 보조 메모리 기억 영역들 및 메인 메모리 스토어(7)간의 데이타 전송의 제어를 위해 제공된다.

디바이스 컨트롤러(15)는 표준 직접 메모리 매핑 기법의 수단에 의해 관련 장치들을 제어하는데 필요한 관련 '글루 조직(glue logic)'(본 기술 분야에 공지되어 있음)을 제공한다.

SCSI 인터페이스 컨트롤러(16)은 하드 디스크 구동(17) 및 CD-ROM 구동(20)과 같은 보조 기억 장치들을 제어하기 위해 제공되고, 부가적인 장치들의 선택적인 접속을 위해 SCSI 포트(21)을 제공한다.

시리얼 컨트롤러(22)는 시리얼 포트 A(23) 및 시리얼 포트 B(24)와 같은 다양한 시리얼 포트들의 제어를 위해 제공된다. 이서네트 컨트롤러(25)는 양호한 실시예(1)이 또 다른 컴퓨터 장치들과 네트워크에서 상호접속되게 하기 위해 포함된 2중 이서네트 장치 포트들(26 및 30)을 제어하는데 사용된다. 오디오 제어는 스테레오 오디오 채널들(32,33)을 또한 제어하는 오디오 컨트로러(31)에 의해 내부 스피커장치(34)에 제공된다.

키보드 인터페이스 컨트롤러(35)는 키보드 프토(36), 키보드(37) 및 마우스 장치(40)을 통해 제어한다. 또한 일련의 확장 포트들(43,44)가 2개의 버퍼들(41,42)를 통해 고속 버스(2)에 접속된다. 이러한 확장 포트들 중 하나의 포트(44)는 디스플레이 인터페이스 유니트(45)에 접속된다.

디스플레이 인터페이스 유니트(45)는 커넥터(48)을 통해 베이스 컴퓨터 시스템(2)와 상호동작하도록 설계된 디스플레이 유니트 컨트롤러(47)을 포함한다.

디스플레이 유니트 컨트롤러(47)은 프레임 버퍼(49)와 함께 동작하고, 컴퓨터 시스템으로부터 입력 정보(50)을 취하고, 픽셀 당 픽셀 정보 및 패널 구동 정보를 포함하는 디스플레이 라인 갱신 정보의 패킷들을 케이블(52)를 통해 패널 시스템(55)의 패널 컨트롤러(53)에 출력하기 위해 또한 배열된다. 패널 컨트롤러(53)은 고해상도 디스플레이(60) 상의 이미지 출력을 위해 일련의 디스플레이 구동기들(57,58,59)에 관련된 정보의 전달을 제어한다. 강유전성 액정 디스플레이들, 반강유전성 액정 디스플레이들 TN 액정 디스플레이들, 플라즈마 디스플레이들 및 전기 루미 네선스 디스플레이들과 같은 디스플레이들은 디스플레이(60)으로 사용될 수 있다.

본 발명의 디스플레이 유니트 컨트롤러(47)은 다중 공통 라인들을 갖고 있는 픽셀 배열과 함께 동작하기 위해 배열된다. 제2도에서는, 양호한 픽셀 배열이 도시되어 있다. 이러한 배열은 레드 칼라를 위한 6개의 서브-픽셀 영역들(62-67), 그린 칼라를 위한 6개의 서브-픽셀 영역들(70-75) 및 블루 칼라를 위한 3개의 서브-픽셀 영역들(77-78)을 갖고 있다. 따라서, 총 15개의 분리된 서브-픽셀 영역들이 있다.

제2 실시예의 픽셀(61)은 3개의 공통 구동 라인들(80-82) 및 5개의 데이타 구동 라인들(84-88)을 갖고 있다. 공통 라인과 및 데이타 구동 라인의 결합은 표에 따라, 그들의 교차점에서 다양한 서브 픽셀 영역들(61-67, 70-78)을 제어한다.

디스플레이의 각 픽셀(61)은 다수의 서로 다른 모드에서 동작하기 위해 디스플레이 유니트 컨트롤러(47)에 의해 제어된다. "강제 고속 모드"라고 하는 제1 모드에서, 다중 공통 라인들(80-82)는 동시에 일제히 구동된다. 픽셀(84-87)의 다중 구동 라인들은 독립적으로 구동된다. 강제 고속 모드에서의 동작은 라인의 픽셀들이 더 빠른 속도로 갱신되게 함으로써 디스플레이 갱신 속도를 증가시킨다.

제3도에는 강제 고속 모드가 사용될 때 픽셀의 레드 및 그린 서브 픽셀 영역들에 대한 일루미네이션의 서로 다른 가능한 결합들이 도시되어 있다. 가능한 레벨들은 0, 5, 10 및 15로 표시되어 있다. 제4도에는 강제 고속 모드가 사용될 때 블루 서브 픽셀 영역들(76-78)(도 2)의 가능한 레벨들(0,15)가 도시되어 있다.

"정상 모드"라고 하는 제2 구동 모드에서, 외부의 2개의 공통 라인들(80,82)는 초기에 일제히 구동되고, 그 후 내부 공통 라인(81)은 더 독립적으로 구동된다. 이것은 정상 모드가 이용될 때 각 픽셀(61)이 레드 및 그린의 레벨들 및 블루의 4개의 레벨들과 함께 멀티칼라 멀티레벨, 선택적으로 밸런스된 픽셀 배열을 제공하게 한다. 제5도에는 레드 및 그린 서브 픽셀들 각각의 16개의 가능한 레벨들이 도시되어 있다. 그러한 패턴에서는, 서로 다른 그레이 스케일 패턴들이 뚜렷한 위치의 변화없이, 픽셀이 광도만 변화하도록 하기 위해, 수직 방향에서 서브픽셀 영역들 각각이 실제로 동일한 평균 위치를 갖고 있다는 것이 중요하다. 제6도에는 블루의 4개의 가능한 레벨들(0, 3, 7, 15)가 도시되어 있다. 블루의 보다 적은 레벨들이 요구된다는 것을 알 수 있다.

각 픽셀(61)은 또한 "슈퍼 미세 모드"에서 동작할 수 있다. 슈퍼 미세 모드에서 각각의 서브-픽셀 영역(62-67, 70-78)의 공간 위치는 분리된 독립적인 픽셀인것처럼 이용되는데, 디스플레이는 뚜렷한 고해상도의 디스플레이가 되고, 뚜렷한 해상도의 증가는 각 픽셀 내의 서브-픽셀 영역의 수에 의해 좌우된다. 슈퍼 미세 모드는 뚜렷한 해상도에서의 이러한 증가를 성취하기 위해 디스플레이된 이미지의 색차 정확성을 희생할 수 있다. 양호한 실시예에서, 슈퍼 미세 모드는 폰트들과 같은 공통적으로 사용되는 그래픽 오브젝트들을 위한 비트맵들의 준비를 통해 구현된다. 준비된 비트맵들은 일루미네이트될 다양한 서브-픽셀 영역들(62-67, 70-78)과 일대일 대응을 하고, 그 후 프레임 버퍼(49: 제1도)는 각 서브-픽셀 영역에 대한 하나의 비트와 함께, 각 픽셀에 대한 15개의 데이타 비트들을 기억한다. 슈퍼 미세 모드는 후술될 것이다.

제7도에는, 디스플레이 유니트 컨트롤러(45)가 상세하게 도시되어 있다. 디스플레이 유니트 컨트롤러(45)는 DRAM 제어 엔진(93), DRAM 어드레스 인터페이스(99) 및 DRAM 데이타 인터페이스(98)의 제어 하에, 베이스 컴퓨터(2)로부터 픽셀데이타 및 단순 커맨드의 형태로 입력 정보를 취하고, DRAM의 6 MB를 포함하는 프레임 버퍼(49)에 대응하는 픽셀 데이타를 기록하기 위해 배열된다. 프레임 버퍼(49)는 레드 데이타의 4개의 비트들, 그린 데이타의 4개의 비트들 및 블루 데이타의 2개의 비트들을 포함하는 각 픽셀에 대한 디더 정보와 함께 디더 형태로 좀더 자주 디스플레이될 정보를 버퍼한다. 출력 정보는 프레임 버퍼(49)로부터 취해지고, 후술되겠지만, 라인들(52)를 통해 패널 컨트롤러(53: 제1도)로의 출력을 위해 함께 팩(packed)되기 전에 서브-디더 유니트(126)에 의해 선택적으로 "서브-디더"된다.

디스플레이 유니트 컨트롤러가 동작될 수 있는 속도를 증가시키기 위해, 프레임 버퍼(49)의 내외부로의 모든 정보는 일련의 FIFO 큐들(101-104)에 의해 버퍼된다.

디스플레이 유니트 컨트롤러(47)은, 32-비트 버스(220)과 인터페이스할 수 있는 서로 다른 컴퓨터들의 광범위에서, 최소의 외부 로직과 인터페이스 하도록 하기위해 배열된, 32-비트 버스(220)에 접속된 프로세스 인터페이스(112)를 또한 포함한다.

이미지 채우기 엔진(221)은 프로세서 인터페이스(112)로부터 단순 커맨드들과 픽셀 데이타를 수신하고, 컴퓨터(2)에 의해 제공된 픽셀 데이타로 프레임 버퍼 내의 사각형 영역을 채운다. 채워질 이미지 영역의 어드레스 데이타는 채우기 어드레스 생성기(100)으로 전달된다. 이러한 어드레스 데이타는 스타팅 X 어드레스, 스타팅 Y 어드레스, X 방향에서의 이미지 데이타의 한계 및 Y 방향에서의 데이타의 한계인 4개의 파라미터들로 구성된다. 채우기 어드레스 생성기는 DRAM 어드레스 인터페이스(99)로의 전달을 위해 왼쪽에서 오른쪽으로, 탑(top)에서 바텀(bottom)으로 필요한 어드레스들을 생성한다.

영역 채우기 엔진(223)은 CLUT(222)의 소정의 엔트리에 의해 정의된 칼라로 채우기 어드레스 생성기로 전달된 영역 어드레스들에 의해 정의된 영역을 채운다.

디스플레이 유니트 컨트롤러(47)로의 픽셀 데이타 입력을 위해 4개의 모드들이 제공되는데 즉: 1. 8 비트 칼라 모드: 이러한 모드에서는, 4개의 픽셀들을 위한 칼라 데이타는 각각의 32 비트 워드로 팩된다. 8-비트 픽셀 칼라 데이타는 칼라 룩업 테이블(CLUT: 222)에서 엔트리를 룩업하는데 사용된다. 칼라-룩업 테이블(222)는 256 × 25비트 메모리이다. CLUT(425)로의 칼라 데이타 입력(1 비트 또는 8 비트들)은 1비트 기록 마스크 외에, 레드, 그린 및 블루 각각에 대한 8 비트들로 변환된다.

2. 1 비트/픽셀 모드: 이러한 모드에서는, 각 프로세서 워드가 32개의 픽셀들을 정의한다. 각 픽셀의 칼라는 CLUT(222)에서 24 비트 커런트 칼라 레지스터에 의해 정의된다.

3. 16 비트 칼라 모드: 이러한 모드에서는, 2개의 픽셀들이 각 32 비트 워드와 함께 전송된다. 레드, 그린 및 블루 칼라 성분들 각각에 대해 5 비트들이 있다. 이러한 성분들은 해프토닝(halftoning)을 위해 최적 디더 유니트(127)로 직접 제공된다.

4. 24 비트 칼라 모드: 이러한 모드에서는, 각 프로세서 워드가 24 비트 칼라이고, 디더 유니트(127)에 의해 직접 해프톤된다.

이미지 채우기 엔진(221)은 최소 프로세싱으로 이미지들을 디스플레이하고 이동시키기 위해 저속 컴퓨터가 디스플레이 유니트 컨트롤러(45)와 상호동작하도록 하게 하기 위해 제공된다. 이것은 등가 전력의 인텔 386 마이크로프로세서와 함께 프로세서가 30 프레임/초로 디스플레이(60) 상에서 320 × 240 픽셀 무비 윈도우를 갱신하는 것을 가능하게 한다. 디스플레이(60)은 또한 이러한 윈도우를 70 ms 라인으로 디스플레이할 수 있다. 따라서 컴퓨터가 픽셀 이미지 데이타를 디스플레이할 때 디스플레이(60)의 최소 디스플레이 속도를 유지할 수 있다.

픽셀 기록 FIFO 엔진(224)는 개별 픽셀들을 프레임 버퍼(49)에 효율적으로 기록하기 위해 제공된다. 그것은:

- 24 비트 칼라

- 12 비트 X 어드레스

- 12 비트 Y 어드레스

로 구성되는 각 워드와 함께 8 워드들인 FIFO로 구성된다.

FIFO는 픽셀들이 다음 기록 동작 전에 완료하는 픽셀 기록 동작을 대기하기(즉, 중첩된 시스템 구현) 위해 컴퓨터(2: 제1도)를 요구하지 않고 기록될 수 있도록 사용된다. 이것은 프로세서가 지연되기 전에 8개의 기록들이 중첩될 수 있게 해준다. 프레임 버퍼(49)의 DRAM이 버스트 액세스 모드에서 동작되기 때문에, 특수 기록 동작을 위한 대기 시간은 매우 가변적이다.

디더링 유니트(127)은 24 비트 칼라 데이타(픽셀 이미지들, 칼라 명세서들, 또는 CLUT로부터의 입력)를 디스플레이(60)을 위한 해프톤 데이타로 변환한다. 24비트 칼라 데이타는 이하에서 후술되겠지만 16개의 레드 레벨들(4 비트들), 16개의 그린 레벨들, 및 4개의 블루 레벨들(2 비트들)로 변환된다.

해프톤 디더링 유니트 출력 데이타(225)는 FIFO(101) 및 DRAM 데이타 인터페이스(98)을 통해 프레임 버퍼(49)로 전달된다.

미세 라인 그리기 엔진(226)은 미세 라인들을 프레임 버퍼(49)에 그려 넣는데에 사용된다. 이것은 특히 컴퓨터 보조 설계(CAD) 애플리케이션과 같은 애플리케이션에 사용되고 디스플레이 유니트 컨트롤러(47)에서 선택적으로 제공된다. 미세라인 그리기 엔진(226)은 다음과 같은 정보:

- 개시 픽셀 좌표들(X ＆ Y)

- 개시 서브-픽셀 좌표들

- 경사값

- 8분원 값

- 서브-픽셀들의 라인 길이

를 포함하는 프로세서 인터페이스(112)로부터 라인 설명을 수용한다.

미세 라인 그리기 엔진은 고속으로 서브픽셀들의 그리드(예를 들어, 5 × 3)을 스탭하는 표준 라인 그리기 디지탈 미분 분석기(DDA)의 갱신 버젼을 사용한다. 각 픽셀의 결과들은 누적되고 미세 모드 칼라 레지스터(91), FIFO(102) 및 DRAM 데이타 인터페이스(98)을 통해 프레임 버퍼(49)로 전달된다.

미세 텍스트 비트와이즈 블록 전송 엔진(BITBLT: 90)은 컴퓨터 시스템(2)로부터 프레임 버퍼(49)로의 정보의 직접 이동을 위해 고속 비트와이즈 블록 전송을 가능하게 한다. 이것은 시스템 폰트들과 같은 이전 발생 이미지 데이타를 컴퓨터로부터 프레임 버퍼(49)로 직접 이동하는데 사용될 때 특히 유용하다.

모던 컴퓨터 디스플레이들은 다양한 서로 다른 형태로 컴퓨터 시스템(2)에 기억될 수 있는 다양한 서로 다른 타입들의 오브젝트들을 디스플레이하는데 사용된다. 예를 들어, 이미지들은 오브젝트의 픽셀 당 픽셀의 형태로 기억될 수 있거나, 또는 이미지들이 오브젝트 아웃라인 형태로만 기억될 수 있다. 폰트의 아웃라인은, 예를 들어, 직선들 또는 스플라인들과 같은 큐빅 곡선들의 형태로 기억된다. 그후 이러한 아웃라인은 디스플레이(60) 상에 디스플레이를 위해 전송되기 전에 대응하는 픽셀 형태로 컴퓨터(2)에 의해 '렌더(rendered)'된다. 아웃라인 정보를 사용하는 몇몇 장점은 오브젝트들이 보다 압축된 형태로 기억될 수 있다는 것과 오브젝트 기준 데이타가 요구된 디스플레이 형태에 따라, 정상적으로 쉽게 확대 축소 또는 회전될 수 있다는 점이다. 장점은 아웃라인 정보가 이미지가 디스플레이될 때마다 비트맵형태로 렌더되어야만 하는 것이다. 이러한 장점은 자주 디스플레이된 오브젝트들을 픽셀 맵 형태로 '캐싱(caching)' 또는 기억함으로써, 본 기술 분야에 숙련된 자들에게 공지된 프로세스에 의해, 가끔 완화될 수 있다.

컴퓨터 디스플레이에 의해 디스플레이된 하나의 공통 이미지는 특정한 '폰트'의 문자들 또는 기호들이다. 특정 폰트의 설계는 심미적인 적합성, 용이한 판독 및 의도된 목적을 포함하는, 폰트의 설계에 사용되는 다수의 표준들을 갖고 있는 아티스트에 의해 정상적으로 수행된다. Adobe, Truetype 또는 Agfa와 같은 회사들은 컴퓨터 디스플레이들 및 프린트 장치들에 사용되는 광범위한 서로 다른 폰트들을 매매한다. 상술된 바와 같이, 이러한 폰트들은 종종 스플라인 및 힌팅(예를 들어, 내부-문자 스페이싱)의 형태에서의 다양한 아웃라인 정보 또는 폰트를 디스플레이하는데 사용되는 또 다른 정보의 형태를 취한다.

디스플레이 장치(60) 상의 디스플레이를 위해 컴퓨터(2)에 의한 아웃라인 이미지 데이타의 렌더링은 유한한 해상도를 갖고 있는 디스플레이(60)의 결과로, 다수의 아티팩트들의 소개로 귀착된다. 제8도에는, 일례로, 픽셀들(228)의 12 × 12 어레이 상에서 렌더되는 타임즈 로마 문자 'A(227)'의 형태로 오브젝트 이미지 데이타의 프리미티브가 도시되어 있다. 렌더링의 첫번째 시도에서, 각 픽셀은 오브젝트의 칼라로 대체되거나 변경되지 않는다.제9도에는, 이러한 렌더링 프로세스의 추상적인 결과들이 도시되어 있다. 이러한 일례에서 볼 수 있는 바와 같이, 렌더링은 본 기술 분야에 공지된 바와 같이, 특히 레터의 에지들을 따라 엄격한 '스테어-케이싱(stair-casing)' 또는 '재기들(jaggies)'과 함께 이미지를 생성하기 위해 고유 레터를 왜곡한다.

이러한 재기들의 정도를 감소시키는 방법들은 본 기술 분야에서 개발되어져 왔고 일반적으로 안티-얼라이싱으로 공지되어 있다. 이러한 방법들은 영역 샘플링 기법들에 의해 렌더링의 뚜렷한 해상도를 증가시키는 것을 포함한다. 그러한 하나의 기법은 랜더될 오브젝트 및 오브젝트의 배경의 중간 칼라가 되도록, 비가중 및 가중 샘플링 기법들을 사용하여, 정사각형(6)의 칼라들을 변경하는 것이다. 안티-얼라이어싱 기법을 설명하기 위해, 에디슨-웨슬리 출판 회사에 의해 1990년에 출판된, 폴리 외 다수가 쓴 책, 제2판, '컴퓨터 그래픽스: 기초 및 실무'와 같은 표준 텍스트북을 참조했다.

칼라 인식은 3개의 수량들, 즉 색조, 채도, 휘도를 통상 포함한다. 색조는 디스플레이된 칼라의 지배적인 파장이고, 레드, 그린, 퍼플 및 옐로우와 같은 칼라들을 구별한다. 채도는 칼라가 그레이의 동등한 강도로부터 멀어진 정도이고, 휘도는 반사광의 측정값 또는 눈의 인식 강도이다. 눈은 공간 휘도의 변화에 매우 민감한데, 이 민감도는 이미지 색조에서의 에러에 대한 민감도보다 더 중요하다고 알려져 왔다.

따라서, 트레이드 오프가 강도 에러들 및 더 중요하다고 여겨지는 강도 에러들과 함께, 렌더링 프로세스로부터 귀착될 수 있는 색조 에러들 사이에서 착수될 수 있다. 이것은 매우 높은 품질의 렌더링 해상도를 성취하기 위해, 제2도의 픽셀 배열의 픽셀 영역들의 공간 해상도를 사용함으로써 성취될 수 있다.

제10도에는, 본 발명의 양호한 실시예에 따라 "화이트" 배경에 블랙 타임즈 로마 레터 'A'의 렌더링이 도시되어 있다. 배경은 픽셀의 모든 픽셀 영역들의 일루 미네이션에 의해 정의된 칼라, "화이트"이고, 레터 자체는 "블랙"이다. 이러한 "블랙"은 픽셀의 영역들을 일루미네이트하지 않음으로써 생성된 칼라이다.

제10도에서 레터 'A'의 렌더링은 레터의 에지들에 특별히 주의하고 다수의 서브-픽셀들로 구성된 각 픽셀을 처리함으로써 매우 높은 해상도를 성취하는데, 수는 픽셀의 서로 다른 일루미네이션 영역들의 수와 같거나 더 많은 수이다. 이러한 특수 렌더링에서, 이것은 거의 일루미네이션 영역들의 수의 레벨들로 디스플레이의 해상도를 증가시키는 효과를 가진다.

양호한 실시예의 방법은 디스플레이에서 사용되는 특수 폰트들에 대한 특수 '비트맵' 어레이들의 생성에 의해 구현된다. 특수 비트맵을 생성하는 최선의 방법은 폰트를 생성하는데 경험이 있는 그래픽 아티스트에 의한 것이다. 손으로 폰트들을 생성할 필요는 자동화하기 어려운 예술적이고 심미적인 품질들을 갖고 있는 폰트들의 결과이고, 게다가 자동화된 방법은 종종 열등한 결과들을 발생시킨다.

그러나, 비트맵 생성의 자동화 방법은 특히 자주 사용되지 않는 이미지들을 위해 매우 바람직하고, 때때로 그러한 이미지들은 디스플레이할 필요가 발생한다. 자동화 방법은 또한 컴퓨터 시트템의 초보 사용자가 스크린 상에서 렌더될 오브젝트의 생성에 책임지는 상황일 때 매우 유용하다. 그러므로 간단한 자동화 방법이 제공될 것이다. 이러한 변환 프로세스는 아웃라인 정보가 일반적으로 유용하다고 가정하고, 변환을 위한 단계들은:

1. 디스플레이되기 위해 필요한 아웃라인 그래픽스를 결정하는 단계,

2. 로우 및 칼럼 픽셀들에서 측정된 아웃라인 그래픽스의 크기를 결정하는 단계, 및

3. 서브샘플링 그리드가 서브픽셀 배열의 정확한 표현을 제공하기 위해 선택되는 경우, 그리드 팩터를 서브샘플링함으로써 아웃라인 그래픽스를 스케일하는 단계이다.

제11도에는, 서브샘플링 픽셀 그리드(231) 및 픽셀 부분들(232)를 포함하는, 제10도의 픽셀(230)의 확대 도면이 도시되어 있다. 이러한 실례에서, 서브샘플링 그리드는 15 로우 정사각형 × 13 칼럼 정사각형들로 분할된다.

다음으로 다음의 단계들:

4. 필요한 아웃라인 그래픽스(233)을 스케일된 아웃라인 그래픽의 크기와 동등한 크기의 비트맵 버퍼 메모리에 렌더하는 단계, 및

5. 얼마나 많은 서브-샘플 포인트들이 각 픽셀 부분(232)에서 턴온되는지를 카운트하는 단계(서브-픽셀의 50% 이상이 턴온되면, 턴온될 서브-픽셀 부분을 표시하는 단계)가 구현된다.

본 실시예에서, 이러한 프로세스의 최종 결과들은 어떤 서브-픽셀 부분들이 일루미네이트되어야만 하는지를 결정한다. 이러한 정보는 각 서브-픽셀 부분에 대한 1개의 비트와 함께 비트맵 내에 기억될 수 있고 픽셀 비트맵은 15개의 비트들에 기억될 수 있다.

상술된 실례는 화이트 배경에 블랙 텍스트의 일반적인 발생에 관한 것이다. 또 다른 바이-레벨 칼라 결합들의 확장은 쉽게 성취될 수 있다. 이러한 경우, 그러한 바이-레벨 칼라들은 레드, 그린, 블루 또는 시안, 마젠타 및 옐로우 칼라들인, 디스플레이의 하나 또는 그 이상의 기본 칼라들의 동등한 부분들로부터 형성된 칼라의 혼합물을 포함한다. 상술된 자동화 방법들은 그러한 칼라의 정상적인 생성에 사용될 수 있는 그러한 픽셀 부분들을 단지 카운트하기 위해 단계 5의 변경에 의해 바이-레벨 칼라들에 적용될 수 있다. 또 다른 칼라 에지 전이들은 심미적으로 만족스러운 결과를 결정하기 위해 비트맵들을 손으로 생성함으로써 성취될 수 있다.

상술된 자동화 방법은 총체적으로 완전한 결과들은 항상 생성하는 것은 아니다. 이러한 방법을 사용하여 디스플레이된 텍스트는 자주, 폐쇄 시험에서, 칼라 프린지(fringe)들을 포함할 것이다. 이러한 프린지들은 일반적으로 소수이고 사람의 눈으로 검출하기는 어렵다. 그러나, 칼라 프린지들은 자주 그래픽 오브젝트들의 폭이 감소됨에 따라 더 심하게 된다. 특히, 상술된 방법은 실례의 부분을 형성하지 않은, 상당히 얇고, 실질적으로 수직 라인들을 포함하는 아웃라인 그래픽스를 렌더하는데 사용되는 경우 비효과적이다. 따라서, 이러한 경우에는 손으로 조율하는 방법들에 의해 생성된 비트맵들의 사용이 권장된다.

픽셀들의 범위에 대한 비트맵들은 컴퓨터 시스템(2: 제1도)의 오퍼레이팅 시스템 또는 그래픽칼 사용자 인터페이스에 따라 기억 또는 생성될 수 있고, 요구된 각 픽셀의 서브-픽셀 당 서브-픽셀 표현은 프레임 버퍼(49)내의 기억을 위해 제7도의 BITBLT 엔진(90)에 전송될 수 있다. BITBLT 엔진(90)은 서브-픽셀들의 사각어레이를 프레임 버퍼(49)에 기록하는데 필요한 모든 어드레스들을 생성한다. 프레임 버퍼(49)는 각 서브-픽셀 영역(62-67, 70-78)을 위해 기억된 1개의 비트와 함께, 각 픽셀 당 15개의 기억 비트들을 포함한다. BITBLT 엔진(90)은 다중 픽셀들을 한번에 프레임 버퍼(49)에 전송하기 위해 제공되는데, 한번의 전송에서 픽셀들의 최대수는 영역 32 × 32 픽셀폭이다.

이러한 "슈퍼 미세 모드"를 사용할 때, 동일한 집합의 비트맵들은 칼라 결합들의 선택을 디스플레이하기 위해 이용될 수 있다. 이러한 8개의 "바이-레벨" 칼라결합들은 제2도의 픽셀 배열의 기본 칼라들의 결합으로부터 형성된 칼라 결합인 레드, 그린 및 블루 기본 칼라들의 결합을 포함한다.

미세 모드 칼라 레지스터(91)은 필요한 배경 및 전격 칼라들에 대응하는 값으로 로드되고 슈퍼 미세 모드를 이용하는 것이 바람직할 때 필터로 동작한다. 그 후 모든 서브-픽셀 영역들은 미세 모드 칼라 레지스터(91)의 데이타에 따라, 배경 또는 전경 칼라에 기록될 수 있다.

DRAM 제어 엔진(93)은, 로우 및 칼럼 어드레스 스트로브 및 DRAM들(94-96)에 대한 또 다른 필요한 제어 신호들의 생성 외에, 프레임 버퍼(49)의 DRAM들 (94-96)으로의 모든 액세스를 제어할 책임이 있다. DRAM들(94-96)은 2 M비트 × 8 비트들로 구성된 3개의 16 M비트 메모리 어레이들을 포함하고, 24 비트 DRAM데이타 인터페이스 버스로 귀착하는, 증가된 데이타 속도로 동작되고 제공된다. DRAM들은 액세스 타입에 따른 가변 길이 버스트들과 함께, 버스트 모드에서 동작된다.

DRAM 데이타 인터페이스 유니트(98)은 데이타를 수용하거나 40nsec(25MHz)의 프레임 버퍼(49)로 데이타를 전송할 수 있는 고속 인터페이스이고, 양방향 래치 버퍼들 및 멀티플렉서들로 구성된다.

DRAM들((94-96)의 속도는 디스플레이 유니트 컨트롤러(47)과 함께 사용된 디스플레이(60: 제1도)의 속도에 따른다. 프레임 버퍼(49)로 및 프레임 버퍼(49)로부터의 높은 데이타 속도들이 디스플레이(60) 상의 다수의 라인들(프레임 버퍼(49)에 기록되고 프레임 버퍼(49)로부터 판독하는 다수의 라인들에 대응하는)이 정보의 수신시에 최대 속도로 동작하는 디스플레이뿐만 아니라 컴퓨터(2)에 의해 변경될 때 발생할 것이다. 디스플레이(60)의 설명에 의존적이더라도, 대부분의 경우, 50 nsec의 액세스 타임이 적당하다고 간주된다.

DRAM 어드레스 인터페이스 유니트(99)는 프레임 버퍼(49)로의 및 프레임 버퍼(49)로부터의 액세스를 위한 적합한 어드레스를 결정한다. 이러한 어드레스들은 채우기 어드레스 생성기(100), 픽셀 기록 FIFO 엔진(224), 슈퍼 미세 라인 그리기 엔진(226), 슈퍼 미세 티트 BITBLT(226) 및 픽셀 판독 엔진(110)으로부터 전달되고, 대응하는 데이타는 픽셀 판독 및 기록 FIFO들(101-104)를 통해 DRAM 데이타 인터페이스(98)로 전달된다. 어드레스들의 로우 및 칼럼 부분들은 DRAM 제어 엔진(93)에 의해 제어될 때 다중화된다. DRAM 어드레스 인터페이스(99)는 각각의 소소들로부터 다음 어드레스의 룩 어헤드 검출을 포함한다. 따라서, 필요한 다음 어드레스가 동일한 DRAM 로우에 있다면, DRAM 제어 엔진(93)은 버스트 모드에서 DRAM을 유지한다.

각각의 새로운 라인이 프레임 버퍼(49) 내에 DRAM 어드레스 인터페이스 유니트(99)에 의해 기록될 때, 라인의 어드레스는 라인 변경 메모리(106) 및 강제 고속 모드 검출 유니트(107)로 전달된다. 라인 변경 메모리(106)은 디스플레이(60)의 모든 라인에 대한 1개의 비트 플래그를 포함한다. 플래그는 라인이 갱신된 최종 시간이후에 변경되었는지를 표시하는데 사용된다. 따라서 플래그는 라인에 대한 프레임 버퍼 메모리가 DRAM 어드레스 인터페이스(99)에 의해 기록될 때마다 세트된다. 플래그 비트는 또한 라인이 강제 고속 모드(후술됨)에서 갱신될 때를 제외하고 라인이 디스플레이(60) 상에서 갱신될 때마다 갱신 상태 머신(108)에 의해 클리어된다. 라인 갱신 메모리가 최적 갱신 순서를 결정하기 위해 갱신 상태 머신(108)에 의해 판독된다.

프레임 버퍼(49)로부터 현재의 픽셀 값들을 판독할 수 있기 위해, 픽셀 판독엔진(110)이 제공된다. 픽셀 판독 엔진(110)이 필요한 어드레스를 DRAM 어드레스 인터페이스(99)에 전달하고, 필요한 프레임 버퍼 값이 DRAM 데이타 인터페이스 (99) 및 FIFO(103)을 통해 픽셀 판독 엔진(110)으로 판독된다.

상술된 바와 같이, 픽셀 칼라 정보는 레드, 그린 및 블루의 8개의 비트들로 나눠진 칼라 데이타의 24개의 비트들의 형태로 디스플레이 유니트 컨트롤러(47)에 전달된다. 프레임 버퍼(49)는 레드 및 그린 각각의 4개의 비트들 및 블루의 2개의 비트들로 된 디더 칼라 정보만을 버퍼한다. 픽셀 판독 엔진(110)은 이러한 정보를 24 비트 값으로 변환하지만, 레드 및 그린 값들의 4개의 최상위 비트들 및 블루의 값들의 2개의 최상위 비트들은 유효하다. 이러한 정보는 라인(111) 및 프로세서 인터페이스(112)를 경유하여 호스트 컴퓨터(2)로 다시 전달된다. 참 24-비트 칼라 정보가 요구되면, 이것은 소프트웨어 백킹 프레임 버퍼 수단을 통해 호스트 컴퓨터(2)에 의해 구현되어야만 한다.

디스플레이 유니트 컨트롤러(47)은 다중 공통 라인들을 갖고 있는 이미지들을 디스플레이할 수 있는 속도로 증가시키기 위해 다수의 최적들을 가능하게 한다. 많은 경우, 모든 공통 라인들 상에서 디스플레이될 데이타(양호한 실시예의 경우, 공통 라인들의 수는 3개임)는 동일할 것이다. 많은 다른 경우에서, 2개의 공통 라이상의 데이타는 동일할 것이다.

디스플레이가 정상 모드에서 동작하고 있을 때, 2개의 외부 공통 라인들(80, 82: 제2도) 상의 데이타는 동일할 것이다. 이것은 미세 텍스트 BITBLT(90)이 프레임 버퍼(49)에 라인의 픽셀에 대한 비트맵 패턴을 직접 기록하는데 사용되지 않은 경우이다. 게다가, 모든 3개의 공통 라인들은 라인 상에서 디스플레이될 이미지가 레드 및 그린 칼라의 2개의 비트들 및 블루 칼라의 1개의 비트를 사용해서 만들어 지는 총 32 칼라들로 구성된다. 이러한 2개의 채도에서, 라인 디스플레이(60)의 갱신 속도를 증가시키기 위해 라인 데이타 상태를 이용할 수 있다.

제12도에는 디스플레이 유니트 컨트롤러(47)의 부분(114; 제7도)이 상세히 도시되어 있다. 부분(114)는 픽셀들의 라인의 서브-라인들의 차이를 검출하도록 설계되어 있다. 이것은 프레임 버퍼(49; 제2도)로부터 판독되는 바와 같이 라인 데이타(115)를 모니터함으로써 성취된다. 서브-라인들(1 및 3)이 동일한 데이타를 함유하는지를 결정하기 위해, 이러한 라인들로부터의 데이타는 베타적-OR 게이트(116)을 통해 그것을 제공함으로써 플립플롭(117)을 세트하는데 사용되는 결과와 비교된다. 플립플롭(117) 자체는 각각의 새로운 라인의 개시에서 갱신 상태 머신(108)에 의해 클리어(118)된다.

비슷하게는, 모든 3개의 서브-라인들이 동일한지를 결정하기 위해, 제1, 제2 및 제3 서브-라인들 상에 포함된 데이타 사이에서 또한 비교(119)된다. 각 픽셀에 대한 이러한 비교의 결과는 각 새로운 라인의 시작에서 리셋된 플립플롭(118)과 함께, 제2 플립플롭(120)으로의 세트 입력으로 사용된다. 플립플롭들(117,120)으로부터의 출력들은 갱신 상태 머신(108)로 전달된다(이 동작은 자세히 후술될 것이다).

갱신 상태 머신(108)은 먼더 모든 3개의 서브-라인들이 동일한 데이타를 포함하고 있는지를 결정한다. 이것이 그 경우라면, 모든 3개의 서브 라인들의 대응하는 공통 라인들은 동시에 구동될 것이고, 이것을 성취하기 위해 관련된 모든 정보는 데이타 패커 유니트(123: 제7도)를 통해 패널 시스템 유니트(55)로 전달된다.

마찬가지로, 외부 2개의 라인들이 동일하다면, 이러한 라인들에 대한 데이타는 프레임 버퍼(49)의 판독된 중간 서브-라인에 대한 데이타가 뒤따르는 관련된 모드 비트들과 함께 데이타 패커 유니트(123)으로 전달되고, 세트된 관련 모드 비트들과 함께 데이타 패커 유니트로 전달된다. 각 서브-라인이 개별적으로 갱신되면, 이러한 상태에 대한 모드 비티들이 패널 시스템 유니트(53)으로 전송되고, 그 후 프레임 버퍼(49)로부터의 서브-라인(2)에 대한 데이타를 판독하고, 그 후 프레임 버퍼(49)로부터 서브 라인(3)에 대한 데이타를 판독한다. 이것은 프레임 버퍼(49)로부터 DRAM 데이타 판독 속도들을 최소화하는 것을 돕는다. 갱신 상태 머신(108)이 강제 고속 모드일 때, 서브 라인들(1 및 2)는 동시에 판독되고 서브-라인(3)은 무시될 수 있다.

제2도 및 제4도의 부분(114)의 설명이 디스플레이 유니트 컨트롤러(47)의 라인 갱신 특징들에 관한 것이더라도, 프로세싱 속도 요구 사항을 감소시키기 위해, 평행하게 픽셀들의 그룹들을 처리함으로써, 본 기술 분야에 숙련된 자들에게 명백한 픽셀들을 평행하게 처리하는 방법으로, 부분(114)의 사이클 타임을 증가시키는 것이 바람직하다고 예상된다. 픽셀들의 수는 디스플레이 유니트 컨트롤러(47)을 구현하는데 사용되는 관련 기법에 따른다.

강제 고속 모드 검출 유니트(107: 제7도)는 실제적인 양의 모션이 디스플레이(60) 상에서 발생하고 있을 때, 증가된 패널 갱신 속도에 대비하는데 사용된다. 이러한 증가된 갱신 속도는 단 기간의 시간 동안 디스플레이의 이미지 품질에서의 작은 감소에 의해 동반된다. 갱신될 아웃스탠딩 라인들의 수가 상술된 일정한 임계값일 때마다, 갱신 상태 머신(108)은 갱신의 강제 고속 모드로 들어간다. 이러한 모드에서, 디스플레이(143) 상의 픽셀들의 라인의 모든 3개의 서브-라인들은 강제로 동일한 값들을 갖는 각 데이타 라인의 서브-픽셀들과 함께, 동시에 구동되므로써, 디스플레이가 다른 경우에 성취할 수 있는 갱신 속도로 구동되게 한다.

서브-라인들이 함께 구동됨에 따라, 강제 고속 갱신 모드(FFM)에서 디스플레이된 이미지의 품질은 개선된 형태의 디스플레이를 획득하기 위해, 서브-디더 유니트(126)의 사용을 통해, 이용되는 디지탈 해프토닝과 함께, 32 칼라 디스플레이의 임시적인 디스플레이이다.

제7도를 참조하면, 디스플레이(60)에 기록된 픽셀 데이타는 최적 디더 유니트(127)에 의해 디더된다. 픽셀 데이타는 연속적인 톤 24 비트 RGB 칼라(레드, 그린 및 블루의 8비트들)의 형태로 최적 디더 유니트(127)에 입력된다. 제14도에는, 최적 디더 유니트(127)에 의해 구현된 다중 레벨 디더 방법의 일례가 도시되어 있다. 입력 범위(0 내지 255)는 16개의 라인들(0 내지 15)에 의해 윤곽이 그려진 15개의 간격으로 나누어진다. 입력값(134), 즉, 53은 2개의 부분들로 나누어지는데, 하나는 간격의 바텀에서의 레벨(레벨 3)을 표시하고, 또 하나는 값 53이 선택한 간격의 부분을 표시한다. 이것은 이러한 경우(15)에, 3개의 나머지(8)의 결과를 제공하는, 다수의 간격들에 의해 입력값 16을 나눔으로써 간단히 구현될 수 있다. 그 후 나머지 부분은 0 또는 1일 수 있는 디더된 나머지 값을 생성하기 위해 정상 방법으로 디더행렬 값들이 집합에 대항하여 디더된다. 그 후 이것은, 디더링 프로세스의 결과에 따라, 최종 출력 값 3 또는 4를 결정하기 위해 분할의 정수 부분에 추가된다.

제14도에는, 최적 디더 유니트(127)이 상세히 도시되어 있다. 이러한 유니트는 블루 출력(133)의 2개의 비트들뿐만 아니라 디더된 레드(131) 및 그린(132)의 4개의 비트들을 출력하기 위해 8-비트 레드(128), 그린(129) 및 블루 (130) 입력값들을 디더할 책임이 있다.

레드 입력(128)은 판독 전용 메모리(ROM)들(137, 138)에 의해 관련 정수(135) 및 나머지(136) 부분으로 나누어진다. 분할은 ROM 수단들에 의해 구현되는데, 풀하드웨어 분할은 너무 복잡해서 논-바이너리 분할 처리가 요구되지 않는다. 디더 행렬 값(139)는 동시에 디더 행렬 RAM(140) 외부에서 판독된다. 디더 행렬RAM(140)은 4개의 비트 디더 행렬 값들의 16 × 16 행렬을 정의한다. 판독된 값은 현재의 픽셀 어드레스 위치의 4개의 최하위 비트들(142,143)에 의해 결정된다. 디더 행렬값(139)는 나머지 부분(136)과 비교(145)되고, 출력은 레드 디더 출력 값(131)을 생성하기 위해 가산기(146)에 의해 정수 부분(135)에 가산된다.

동일한 방법은 디더 그린 출력 값(132)를 그린 입력값(129)로부터 유도하는데 사용된다. 그러나, 디더 행렬 값(139)는 정상 레드 및 블루 값들에 관련해서 양호하게 인버트(147)된다. 이러한 인버트 프로세스는 최종 디더 이미지에서 휘도의 양을 감소시키면서, 개선된 그림들을 생성하기 위해 사용된다.

블루 출력(133)의 4개의 레벨들이 있을 때, 블루 입력의 디더링은 입력을 3으로 나눔으로써 진행되어, 정수 부분 및 나머지 부분을 생성한다. 나머지 부분은 4개의 비트들의 레벨들로 정의된다. 비교(151) 및 가산(152)의 유사한 처리는 디더블루 출력(133)을 생성하는데 사용된다.

제7도를 참조하면, 서브 디더 유니트(126)은 4 비트 레드, 4 비트 그린 및 2 비트 블루 성분을 포함하는, 정상 모드에서 픽셀들의 디스플레이를 위해 의도된, 픽셀 입력 데이타를 취하고, 서브-디더 유니트(126)으로부터의 출력이 강제 고속 모드에서 사용되기에 적합한 2 비트 레드 출력, 2 비트 그린 출력 및 1 비트 블루 출력을 포함하도록 입력 픽셀 성분들을 '리디더' 및 '서브-디더'한다.

제15도에는, 서브 디더 유니트(126)이 상세히 도시되어 있다. 이러한 유니트는 4 비트 레드 입력(155), 4 비트 그린 입력(156) 및 2-비트 블루 입력(157)을 취하고 1 비트 블루 출력(157) 외에 2-비트 레드(155) 및 그린(156)을 생성할 책임이 있다.

레드 출력(159)는 정수(162)와 나머지 부분(163)을 형성하기 위해 레드 입력(155)를 취하고 그것을 3으로 나눔으로써 생성된다. ROM 룩업 테이블 형태로 분할은 다시 사용될 수 있다. 나머지 부분(163)은 디더 출력(159)를 형성하기 위해 디더값(165) 및 정수 부분에 가산된 결과와 다시 비교된다. 그린 출력(160)은 유사한 방법으로 레드 출력(159)에 유도되지만, 디더 행렬 입력값(165)는 다시 인버트(166)된다. 블루 출력값(161)은 디더 행렬값(165)와 블루 입력(157)을 비교함으로써 유도된다.

강제 고속 모드를 사용할 때, 갱신될 다수의 남은 라인들은 소정의 임계값이하로 한번 떨어지면, 갱신의 정상 모드는 재기억되고 이러한 모드는 모든 패널을 전체 가능하 이미지 품질에 재기억하도록 진행한다. 강제 고속 모드에서 디스플레이된 그러한 라인들을 포함하는 전체 수평 밴드의 픽셀들은 이미지 품질에서 약간의 임시적인 강하를 경험한다. 그러한 영역 경험 강하는 이동 또는 변경되고 있는 이미지의 부분들과 논리적으로 관련이 없는 수평하게 인접한 영역들을 포함할 것이다. 대부분의 상항에서, 강하는 현저하지 않지만, FFM의 사용은 보다 느린 갱신속도를 갖고 있는 디스플레이로 귀착할 필요가 있다면 쉽게 바람직하게 된다.

제16도에는, 제7도의 강제 고속 모드 검출 유니트(107)이 상세히 도시되어 있다. 이것은 FFM이 액티브 상태가 되기 전에 필요한 레벨값을 포함하기 위해 프로세서 인터페이스로부터 프리로드될 수 있는, FFM 임계 레지스터(168)을 포함한다. 갱신될 다수의 아웃스탠딩 라인들은 카운터(169)를 갱신하기 위해 하나의 라인들에 포함된다. 이러한 카운터는 프레임 버퍼(49)의 라인이 변경될 때마다, DRAM 어드레스 인터페이스(99: 제7도)에 의해 증가되고, 라인이 프레임 버퍼(49) 외부에서 디스플레이(60)에 판독될 때마다 갱신 상태 머신(108: 제7도)에 의해 감소된다.

비교기(170)은 강제 고속 모드가 엔터되어야 하는지를 결정하기 위해 FFM 임계 레지스터(168)의 2개의 값들 및 갱신 카운터(169)의 라인들을 비교한다. 최종 FFM 신호(171)은 갱신 상태 머신(108: 제12도)로 전송된다. 강제 고속 모드는 FFM임계 레지스터(168)에 적합한 높은 값을 로드함으로써 효과적으로 턴 오프될 수 있다.

제17도에는, 갱신 상태 머신(108)에 의해 구현된 갱신 방법의 플로우챠트(174)가 도시되어 있다. 갱신 상태 머신(108)은 디스플레이(60) 상에서 갱신될 라인들의 상대적인 우선 순위를 결정할 책임이 있다. 구현된 방법은 프레임 버퍼(49)에 기록되고 라인 변경 메모리(106)에서 변경된 그러한 라인들을 갱신하는 것이다. 디스플레이의 다른 라인들은 인터리브된 패션에서 '배경 프로세스'로 갱신된다.

플로우챠트(174)에 도시된 방법은 갱신을 위한 다음 보조 라인을 결정하기 위해 카운터(n: 175)를 증가함으로써 개시한다. 라인 변경 메모리(106)의 라인 변경 세트 플래그는 보조 라인이 최종 검사 이후에 변경되었는지를 결정하기 위해 검사(176)된다. 변경되지 않았다면, 갱신 상태 머신을 스크린의 끝이 도달(177)되었는지를 검사한다. 도달하지 않았다면, 갱신 상태 머신은 단계 175로 복귀한다. 스크린의 끝에 도달했을 때, 상태 머신의 재생 우선 순위 부분(178)은 실행된다.

보조 라인이 갱신(176)이 필요하다는 것을 결정할 때, 플래그는 클리어(179)되고, 신호는 갱신 카운터(169: 제12도)의 라인들을 감소시키기 위해 강제 고속 모드 검출 유니트(107: 제7도)에 전송(180)된다.

보조 라인이 갱신될 것으로 한번 결정되면, 라인을 갱신할 모드가 무엇인지를 결정해야만 한다. 먼저 라인이 강제 고속 모드에서 갱신되어야만 하는지를 결정한다. 이러한 결정은 FFM 신호(171; 제16도)의 상태에 따를 것이다. FFM이 사용되면, 서브디더 데이타는 신호(185: 제12도)를 통해 멀티플렉서(205)로 선택(184)된다. 모든 3개의 공통 라인들은 동시에 갱신(186)된다. 또한 보조 라인에 대한 라인 변경 플래그는 FFM이 더 이상 액티브 상태가 되지 않을 때, 보조 라인이 후에 높은 이미지 품질 모드에 재기록 되도록 세트(187)된다.

FFM으로 들어가지 않도록 결정(183)되면, 라인의 픽셀 데이타는 프레임 버퍼(49)로부터 판독된다. 제12도를 참조하여 상술된 바와 같이, 디스플레이의 서브-라인들이 동일한지를 결정(188)한다. 3개의 서브-라인들이 동일하면, 서브-라인들은 동시에 갱신되고 갱신 상태 머신은 계속해서 재생 결정(178)을 한다.

모든 3개의 서브-라인들이 동일하지 않으면, 라인의 끝의 플립플롭(117: 제8도)의 상태에 따라, 외부 2개의 서브-라인들이 동일한지를 결정(190)하는데, 이 경우 서브-라인들(1 및 3)이 동시에 갱신될 수 있고 그 후 서브-라인(2)이 갱신될 수 있다.

2개의 외부 서브-라인이 동일하지 않으면, 디스플레이된 이미지가 미세 텍스트 BITBLT(90)을 통해 프레임 버퍼에 기록된 부분들을 포함할 때와 같이, 각 라인은 개별적으로 갱신(193, 194 및 195)되어야만 한다. 이러한 갱신의 말기에, 갱신상태 머신을 재생 우선 순위 결정(178)로 복귀한다.

재생 우선 순위 카운터는 모든 18개의 라인 갱신 사이클 후에 배경 재생이 발생한다는 것을 보장하기 위해 사용된다. 그러나, 재생 우선 순위 카운터의 현재의 값이 18개의 178과 동일하지 않다면, 재생 우선 순위 카운터는 다음 라인(175)의 처리로 복귀하기 전에 증가(197)된다.

재생 우선 순위 카운터가 18이 되면, 재생 사이클은 착수되어 재생 우선 순위 카운터가 클리어(198)되고 다음 재생 라인이 결정된다. 이러한 라인이 라인 변경 메모리(106: 제7도)에서 라인 변경 플래그 세트를 가지면, 재생 사이클은 스킵(200)되고, 그렇지 않으면, 라인은 재생(201)된다.

제7도에 도시된 바와 같이, 특수 라인 또는 서브-라인의 픽셀 정보는 데이타 패커 유니트(123)으로 전달된다. 이것은 라인을 라인 데이타 패킷으로 표시하기 위해 필요한 데이타를 패키지화한다.

제18도에서, 데이타 패킷(206)은:

- 동기 워드(207: 2 바이트 길이),

- 현존하는 다수의 픽셀들에 따른 라인 데이타(208), (양호한 실시예에서, 라인 데이타의 1,334개의 바이트들은 2000 픽셀/라인을 갖고 있는 디스플레이를 위해 현존한다. 몇몇 압축은 2개의 바이트에서 15 비트들로의 3개 픽셀들의 패킹을 통해 성취될 수 있다.)

- 커런트 라인을 위해 기록될 서브-라인들의 결합을 설명하는 모드 데이타(209),

- 차후 확장을 위해 제공된 스페어 데이타 영역(210)

을 포함한다.

종래에는, 모드 데이타 영역(209)가 라인 데이타 영역(308)후에 전송된다. 이것은 모드 데이타가 라인이 프레임 버퍼(49)로부터 판독될 때까지 결정될 수 없기 때문에 유익하다. 최종 모드 데이타를 대체하는 것은 라인 데이타를 기억할 필요를 회피한다.

라인의 각 픽셀에 대한 데이타는, 라인의 최종 픽셀이 처음으로 전송되는 역순서로 전송된다. 이것은 데이타가 디스플레이 패널(60)의 관련 데이타 라인 구동기들로 시프트되게 한다

동기 워드(207)은 각 패킷이 소정의 길이를 가짐에 따라 정상적으로 중복되어야만 한다. 그러나, 제1도에 도시된 바와 같이, 데이타 전송 오류의 경우에, 동기는 디스플레이 유니트 콘트롤러(47)과 패널 컨트롤러(53) 사이에서 손실될 수 있다. 이러한 상황에서, 패널 컨트롤러(53)은 동기 워드들이 1,340 워드들만큼 떨어져서 발생할 때 발생하는 동기 로크와 함께, 동기 워드(206)의 발생 시에 재동기할 수 있다.

라인 데이타가 15 비트 워드들로 팩된 데이타로 구성되기 때문에, 동기 워드는 비트 15 세트를 갖고 있는 워드로만 구별된다. 전송 오류가 비트 15로부터 구별불가능한 비트 7을 야기시키는, 바이트 동기의 손실을 야기시킬 수 있기 때문에, 2워드 동기 워드가 제공된다.

제1도에 도시된 바와 같이, 디스플레이 유니트 컨트롤러(47)은 데이타를 디스플레이 패널 시스템 유니트(55)에 전송한다. 패널 시스템 유니트(55)는 디스플레이(60)의 후광을 제어하기 위해 설계된 후광 전원 장치(212)를 포함한다. 디스플레이(60)은 제2도를 참조하여 상술된 형태로 각 픽셀과 함께, 픽셀들의 라인 당 16,00 라인들 상의 2,000 픽셀들을 포함함에 따라 배열된다. 디스플레이 유니트 컨트롤러(47)로부터의 패킷들의 데이타는 패널 시스템 유니트(55)의 부분을 형성하는 패널 컨트롤러(53)으로 케이블 (52)에 의해 전달된다.

픽셀 시스템(55) 및 디스플레이 인터페이스 유니트(45)는 패널 시스템(55)로 부터의 정보를 수신하기 위해 제공된, 패널 시스템(55) 내에 포함된 패널 마이크로 컨트롤러(215)와 디스플레이 유니트 컨트롤러(47) 내에 포함된 시리얼 통신 포트(216: 제7도) 사이에 접속된 시리얼 통신 링크를 통해 통신한다. 이러한 정보는 디스플레이 인터페이스 유니트(45)의 시리얼 레지스터(217)에 기억되고 디스플레이 패널의 현재의 동작 온도를 포함한다. 강유전성 액정 장치들의 동작 속도는 민감한 온도로 공지되어 있다. 따라서, 온도 감지기(218: 제1도)가 제공되고, 현재의 디스플레이 온도를 측정하기 위해 디스플레이(60) 상에서 대체된다. 온도값은 시리얼 레지스터(217)로 전달되기 전에 아날로그에서 디지탈로의 변환이 일어나는 마이크로컨트롤러(215)로 전달된다.

제2도의 픽셀 레이아웃(61)을 참조하여 상술된 바와 같이, 디스플레이(60)의 각 픽셀은 3개의 공통 라인들 및 5개의 구동 라인들에 의해 제어된다. 따라서, 2,000×1,600픽셀 디스플레이를 위해, 디스플레이 상의 총수의 파워 라인들은:

5 × 2,000 = 10,000 구동 라인들

3 × 1,600 = 4,800 공통 라인들

다수의 구동 및 공통 라인들은 대응하는 구동기 칩들(57,58,59)의 디스플레이(60)의 외부에 접속된다. 접속은 본 기술 분야에 숙련된 자들에게 공지된 안시오트로픽(ansiotropic) 커넥터 및 테이프 자동화 결합(TAB) 기법에 의해 이루어진다. 홀수 픽셀 구동 라인들은 디스플레이의 탑에 접속되고, 짝수 픽셀들은 바텀에 접속되며, 공통 구동 라인들은 사이드에 접속된다.

제19도에는, 패널 시스템 유니트(55)의 개략도가 상세하게 도시되어 있다. 패널 시스템 유니트는 디스플레이 유니트 컨트롤러(47: 제7도)로부터의 데이타를 다시 다중화하고 디스플레이의 다양한 데이타 및 공통 구동 라인들로 분배할 책임이 있다. 데이타는 데이타(237), 클럭(238) 및 나가는 시리얼 정보(239)에 의해 패널 시스템 유니트(55)에 제공된다. 데이타 및 클럭 정보는 라인 밸런싱 수신기(240)을 통해 패널 컨트롤러(53)에 제공된다.

상술된 바와 같이, 패널 시스템 유니트(55)는 디스플레이(60)에 접속되고 디스플레이(60)의 현재의 온도를 감지하기 위해 설계된 온도 감지기(218)을 포함한다. 본 기술 분야에 공지된 바와 같이, 강유전성 스위칭 소자의 최대 동작 속도는 동작 온도에 따른다. 패널 온도에 대해 획득된 판독은 8-비트 마이크로컨트롤러(215)의 아날로그-디지탈 변환기에 입력된다. 부가적인 제어가 각각 콘트라스트(242) 및 광도(243)의 설정을 위해 제공된다. 온도, 콘트라스트 및 광도 레벨들은 마이크로컨트롤러(215)에 의해 결정되고 패널 컨트롤러(53)으로 전달되며, 시리얼 라인(239)를 통해 디스플레이 인터페이스 유니트(45: 제7도)로 전달된다. 게다가, 가변 전압 패널 전원 장치(213)은 마이크로컨트롤러(215)의 제어하에, 필요한 전원을 디스플레이 및 관련된 회로에 제공하는데 사용된다.

패널 컨트롤러(53)은 각 라인의 픽셀 데이타는 홀수 픽셀 데이타 및 짝수 픽셀 데이타로 나눈다. 홀수 픽셀 데이타는 홀수 픽셀 데이타 버스(245)를 통해 제1의 일련의 TAB 설치 픽셀 구동기(57)에 제공된다. 마찬가지로, 짝수 픽셀 데이타는 일련의 짝수 픽셀 구동기 TAB(59)에 제공된다. 픽셀 데이타는 하나의 TAB 구동기로부터 각 구동기 TAB 내에 있는 시프트 레지스터를 통해 다음으로 시프트된다.

픽셀 데이타가 적절한 위치에 있다면, 공통 라인 구동기 TAB들(58) 중 하나의 TAB은 TAB 칩 인에이블 신호(247)에 의해 액티브 상태가 된다. 각 공통 라인 구동기 TAB(58)은 120개의 공통 라인들 또는 픽셀들의 40개의 분리 라인들을 제어 한다. 패널 컨트롤러(53)으로부터의 라인 가능 신호(248)은 공통 라인 구동기 TAB내의 픽셀들의 어떤 라인이 인에이블되는지를 결정한다. 마찬가지로 모드 신호 (249)는 1개, 2개 또는 3개의 공통 라인들이 동시에 인에이블될 것인지를 결정한다.

제20도에는, 제19도의 패널 컨트롤러(53)이 상세히 도시되어 있다. 패널 시스템 유니트(53)은 기본적으로 데이타를 제19도의 다양한 구동기 TAB 칩들(57,58,59)로 분배할 책임이 있다.

하나의 라인에 대한 입력 데이타 패킷은 동기 검출 바이트인 제1의 2개의 바이트들을 갖고 있는, 1340 바이트들을 포함한다. 따라서, 비트 15 세트를 갖고 있는 워드인, 동기 워드의 발생을 검출하기 위해 동기 워드 검출기(250)이 제공된다. 정상적으로 검출기는 동기가 1340 바이트마다 발생함에 따라 필요하지는 않지만, 동기검출기는 상술된 바와 같이 동기가 손실될 때 필요하다. 동기 카운터(251)은 새로운 라인이 개시되어야만 하고 타이밍 제어 및 상태 머신(253)에 의해 재설정될 때 신호에 제공된다. 동기 카운터(251)은 서로 다른 패널 크기의 제어를 가능하게 하기 위해 프로그램될 수 있다.

입력 클럭 신호(238)은 소정의 라인의 홀수 및 짝수 픽셀들을 각각 구동하는데 사용되는 홀수 픽셀 클럭(255) 및 짝수 픽셀 클럭(256)을 제공하기 위해 2개의 254에 의해 나누어진다.

동기 워드에는, 첫 번째로 전송되는 최종 픽셀을 갖고 있는, 1,334 바이트의 픽셀 데이타가 있다. 각 픽셀 데이타는 홀수 픽셀 데이타 출력(260) 및 짝수 픽셀 데이타 출력(261) 상에서 전송되기 전에, 홀수 픽셀 데이타 레지스터(258) 및 짝수 픽셀 데이타 레지스터(259)로 전송된다.

픽셀 데이타에 이어서, 관련 라인 어드레스는 2 워드 바이트로 전달된다. 최상위 바이트(MSB)는 MSB 레지스터(262)에 의해 래치되고 다음 최하위 바이트 어드레스(LSB)는 LSB 레지스터(263)에 의해 래치된다. 최종적으로 패널 구동 모드는 모드 레지스터(264)에 의해 래치된다.

제19도 및 제20도에 도시된 바와 같이, 패널 컨트롤러(53)으로의 신호들은 일련의 공통 라인 구동기 TAB들(58)을 구동하는데 사용된다. MSB 레지스터(262)로 부터의 출력인, 제1 신호(247)은 필요한 공통 라인 구동기 TAB을 선택하는데 사용된다. 라인 어드레스 LSB 레지스터(263)으로부터 유도된, 제2 신호(248)은 어떤 라인이 선택된 공통 라인 구동기 TAB 내에서 인에이블될 것인지를 결정하는데 사용된다. 결국, 동시에 구동될 라인들의 수는 모드 레지스터(264)로부터 유도된 모드신호(249)에 의해 결정된다.

각 공통 라인 구동기 TAB(58)은 디스플레이 공통 라인들(266)을 제어 및 구동(120)하는데 사용된다

제21도에는, 일반적인 공통 라인 구동기 TAB(58)이 상세하게 도시되어 있다. 특수 공통 라인 구동기 TAB은 액티브 하이(269) 및 로우(270) 칩 인에이블 신호들 (247)과 함께 "AWDing"으로부터 유도된, 공통 라인 구동기 인에이블 신호(268)에 의해 선택된다.

각 공통 라인 TAB(58)은 픽셀들의 40개의 라인들을 구동하는데 사용되고, 라인 인에이블 신호(248)은 픽셀의 어떤 라인이 액티브 상태가 되는지를 결정하기 위해 디코더(271)에 의해 디코드된다. 본 설명을 위해, 공통 라인 TAB(58)에 의해 제어된 40개의 라인들의 그룹에서 제1 라인이 디코더(271)에 의해 선택(273)된다고 가정하다.

픽셀들의 선택된 라인을 구동하는 모드는 구동 라인 제어 회로(274)와 관련하여 모드 신호 입력(249)에 의해 제어된다. 탑 모드 라인 신호(276)은 픽셀들(80)의 라인의 탑 공통 라인의 액티브 상태를 제어하는데 사용된다. 중간 모드 라인(277)은 중간 공통 라인(81)의 액티브 상태를 제어하는데 사용되고, 바텀 모드 라인(278)은 바텀 공통 라인(82)를 제어하는데 사용된다. 게다가, 공통 라인 구동기 액티브 신호(279)는 선택된 공통 라인의 구동을 액티브 상태가 되게 하기 위해 각 출력 공통 라인 구동기(280)을 구동하는데 사용된다.

제19도를 참조하여, 상술된 바와 같이, 패널 컨트롤러(53)은 홀수 픽셀 데이타를 홀수 픽셀 데이타 구동기(57)에, 짝수 픽셀 데이타를 짝수 픽셀 구동기(59)에 전달할 책임이 있다. 각 픽셀 구동기(예를 들어, 57)은 픽셀 클럭 신호(255)의 제어하에서, 픽셀 데이타 버스(245)로부터 픽셀 데이타를 래치한다. 홀수 픽셀 구동기 TAB(57)이 5개의 구동 라인들을 갖고 있는 각 2000/2 홀수 픽셀들과 함께, 홀수 픽셀들을 제어하기 때문에, 홀수 픽셀 구동기 라인들의 수는:

2,000 × 5 / 2 = 5,000 픽셀 구동 라인들

이고 각 데이타 라인 구동 TAB(57)이 120 디스플레이 구동 라인을 구동하기 위해 설계되어 있기 때문에, 홀수 데이타 라인 구동 TAB(57)의 수는:

5,000 / 120 = 42

이다.

마찬가지로, 짝수 픽셀 구동기 TAB(59)들의 수는 42이다.

제22도에는, 시프트 레지스터(282) 및 전송 래치(283)을 포함하는 데이타 라인 구동기 TAB(57,59)가 도시되어 있다. 데이타는 픽셀 클럭 신호(284)가 발생하면 하나의 픽셀 구동기 TAB으로부터 픽셀 데이타 버스(245) 상의 다음 픽셀 구동기 TAB으로 시프트된다.

클럭 재생성 회로(285)는 시프트 레지스터(282)의 지연 시간과 동시에 클럭 신호를 지연시키도록 동작한다. 클럭 신호의 속도는 디스플레이의 필요한 라인 갱신 속도에 따른 실제 속도인, 약 9.5 MHz이다.

소정의 수의 클럭 사이클 후에, 모든 데이타 가변 속도 보코더(110)의 정확한 위치로 시프트될 때, 픽셀 전송 신호(286)은 타이밍 제어 및 상태 머신(253: 제20도)에 의해 액티브 상태가 된다. 이것은 시프트 레지스터(282)에 기억된 정보가 전송레지스터(283)에 전송되게 한다.

결국, 인에이블 신호(288)은 타이밍 제어 상태 머신(253)에 의해 전송되어, 디스플레이 라인 구동기들이 짝수 픽셀 구동 라인들 및 짝수 픽셀 구동기들(55) 및 필요한 픽셀 공통 라인 구동기 TAB(59)의 액티브 상태화와 동시에 디스플레이의 출력을 구동할 수 있게 한다.

제23도 및 제24도는 워크스테이션 디스플레이(1)의 최종 형태를 도시한 것인데, 제23도가 정면도를 도시하고, 제24도가 측면도를 도시한 것이다. 최종 워크스테이션 디스플레이(1)은 베이스 컴퓨터(2)에 차례로 설치되는 경사 죠인트(290) 및 서포트 베이스(291)에 의해 설치된 디스플레이(60)을 포함하는 패널 시스템 유니트를 포함한다. 디스플레이(60)은 인터페이스 케이블(52) 및 전원 케이블(292)에 의해 베이스 컴퓨터(2)에 접속된다. 서포트 베이스(291)은 가변 전압 전원 장치를 전달하도록 설계되어 있다.

제25도는 제23도의 라인 XXV-XXV를 따라 자른 단면도를 통해 베이스 컴퓨터(2)의 내부를 도시한 것이다. 상술된 바와 같이, 베이스 컴퓨터 유니트(2)는 하드디스크 구동(17), 키보드 커넥터(36), 메모리 카드 판독기(11,12), CD-ROM 구동(20), 마이크로프로세서(5), 메모리 기억 장소(7), 전원 장치(10), 일반적인 확장 유니트(43), 디스플레이 인터페이스 유니트(43), 스피커(34), 및 냉각팬(294)를 포함한다. 게다가, 전원 커넥터(293), SCSI 포트(21), 이서네트 커넥터들(26,30), 시리얼 A 및 B 커넥터들(23, 24) 및 좌우 오디오 채널들(32, 33)을 포함하는 다수의 입력/출력 포트들이 제공된다.

본 발명의 하나의 양호한 실시예만 상술되었다. 본 분야에 숙련된 자들은 본 발명의 실시예를 여러가지 형태로 수정 및 변경시킬 수 있다.

Claims

컴퓨터 워크스테이션에 있어서, 칼라 화상들의 생성 및 조작을 위한 수단을 포함하는 계산 및 데이타 조작 유니트로서, 프레임 버퍼링 수단에 접속되고 상기 프레임 버퍼링 수단에 화상을 기억하도록 구성된 계산 및 데이타 조작 유니트를 포함하고; 상기 프레임 버퍼링 수단은 화상들의 기억을 위한 프레임 버퍼 기억 수단 및 상기 계산 및 데이타 조작 유니트에 접속되고 또한 고해상도 독립 레벨 디스플레이 장치에 접속된 프레임 버퍼 컨트롤러 수단을 포함하고; 상기 고해상도 독립 레벨 디스플레이 장치는 실제로 평행한 디스플레이 라인의 어레이로 배열된 다수의 칼라 픽셀들을 포함하되, 상기 각 픽셀은 다수의 공통 구동 라인 및 다수의 데이타 구동 라인을 가지며, 상기 각 픽셀은 상기 데이타 구동 라인과 상기 공통 구동 라인의 교점을 통해 다수의 상이한 상태로 개별적으로 세트될 수 있고, 픽셀 라인의 상기 다수의 공통 구동 라인은 다수의 상이한 모드로 구동될 수 있으며; 상기 고해상도 독립 레벨 디스플레이 장치 상에 디스플레이될 상기 계산 및 데이타 조작 유니트에 의해 생성 또는 조작되는 화상들은 상기 프레임 버퍼에 기억되고 차후에 상기 고해상도 디스플레이 장치 상에 디스플레이되며; 상기 프레임 버퍼로부터 판독되는 디스플레이 라인 데이타를 모니터링함으로써 얼마나 많은 수의 디스플레이 라인이 갱신을 필요하는지를 검출하기 위한 수단과; 갱신될 디스플레이 라인수가 소정의 임계치를 초과하면 상기 디스플레이 라인을 고속 모드로 갱신하기 위한 수단을 포함하며, 상기 고속 모드는 각 칼라 픽셀의 상기 공통 구동 라인의 소정수를 동시에 구동하는 것을 포함하고, 각 칼라 픽셀의 상기 공통 구동 라인은 다른 모드에서는 서로 독립적으로 구동되는 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상시 프레임 버퍼링 수단은 상기 칼라 픽셀 라인의 구동 모드를 결정하기 위한 수단을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제2항에 있어서, 상기 각 칼라 픽셀은 3개의 공통 구동 라인들을 갖고 있는 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 프레임 버퍼 컨트롤러 수단은 상기 프레임 버퍼의 영역을 칼라 정보로 채우도록 구성된 영역 필(fill) 엔진을 포함하고, 상기 영역은 상기 계산 및 데이타 조작 유니트에 의해 생성된 어드레스들에 의해 정의된 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 프레임 버퍼 컨트롤러 수단은 상기 프레임 버퍼의 영역을 화상 정보로 채우도록 구성된 화상 필(fill) 엔진을 포함하고, 상기 영역은 상기 계산 및 데이타 조작 유니트에 의해 생성된 어드레스들에 의해 정의된 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 프레임 버퍼 컨트롤러 수단은 상기 프레임 버퍼의 제1 포인트에서 제2 포인트까지 라인들을 그리기에 적합한 미세 라인 드로잉 수단을 포함하는데, 상기 포인트들은 상기 계산 및 데이타 조작 유니트에 의해 생성된 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 프레임 버퍼는 디더된(dithered) 화상 데이타를 기억하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제7항에 있어서, 상기 프레임 버퍼 컨트롤러 수단은 상기 화상 데이타를 디더시켜 상기 디더된 화상 데이타(dithered image data)를 상기 프레임 버퍼에 기억시키는 것을 특징으로 하는 컴퓨터 워크스테이션.
제7항에 있어서, 상기 프레임 버퍼 컨트롤러 수단은 상기 고해상도 독립 레벨 디스플레이 장치에 상기 디더된 화상 데이타를 전달하기 전에 상기 디더된 화상 데이타를 더욱 디더링시키기 위한 수단을 더 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 고해상도 독립 레벨 디스플레이 장치는 상기 프레임 버퍼 컨트롤러 수단에 접속된 패널 컨트롤러 수단을 더 포함하고, 상기 프레임 버퍼 컨트롤러 수단은 상기 프레임 버퍼로부터 현재 라인의 디스플레이 정보를 판독하고, 라인 위치 데이타, 라인 픽셀 데이타 및 디스플레이 모드 구동 정보를 포함하는 현재 라인의 디스플레이 데이타 패킷들을 형성하며, 상기 모드 정보는 각각의 상기 칼라 픽셀의 상기 다수의 공통 라인들 중 어느 것이 상기 라인 픽셀데이타를 디스플레이하도록 동시에 구동되어야 하는지를 결정하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 고해상도 독립 레벨 디스플레이 장치는 디스플레이의 픽셀 라인의 홀수 및 짝수 픽셀 데이타를 구동하기 위한 홀수 및 짝수 픽셀 데이타 구동기와, 상기 프레임 버퍼링 수단 및 상기 홀수 및 짝수 픽셀 데이타 구동기에 접속되어, 상기 프레임 버퍼링 수단으로부터 픽셀 데이타를 수신하여 홀수 픽셀 데이타를 상기 홀수 픽셀 데이타 구동기에 그리고 짝수 픽셀 데이타를 상기 짝수 픽셀 데이타 구동기에 분배하는 데이타 분배 유니트를 더 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 디스플레이 장치는 메모리 특성을 갖고 있고 상기 프레임 버퍼 컨트롤러 수단은 상기 화상이 기억된 프레임 버퍼에 디스플레이 갱신 정보를 입력하기 위한 프레임 버퍼 입력 수단과, 상기 입력 수단에 접속되어 상기 갱신 정보가 발생하는 상기 화상의 라인들을 검출하기 위한 라인 갱신 검출 수단과, 상기 프레임 버퍼에 접속되어 그로부터 라인 데이타를 수신하고 상기 라인 갱신 검출 수단에 접속되어 그로부터 갱신 라인 식별 데이타를 수신하고, 상기 독립 레벨 디스플레이 상에 상기 디스플레이된 화상의 상기 라인들만을 상기 라인들의 상기 라인 데이타로 갱신하도록 구성된 갱신 컨트롤러 수단을 더 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제12항에 있어서, 상기 갱신 컨트롤러 수단은 갱신 정보가 검출되지 않은 다른 라인들을 수시로 리프레시하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제12항에 있어서, 상기 고속 모드는 상기 갱신 디스플레이 정보의 디더링을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제12항에 있어서, 상기 갱신 컨트롤러 수단은 상기 공통 라인들의 결합에 의해 디스플레이될 정보가 동일한지를 결정하기 위한 공통 라인 결정 수단을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제15항에 있어서, 상기 공통 라인 결정 수단은 모든 공통 라인들이 동일한 정보를 디스플레이할 것인지를 결정하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제15항에 있어서 상기 갱신 컨트롤러 수단은 상기 공통 라인 결정 수단이 상기 동일한 결합을 검출할 때 상기 공통 라인들의 상기 결합을 동시에 구동하기 위한 결합 구동 수단을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제12항에 있어서, 상기 프레임 버퍼 입력 수단은 상기 프레임 버퍼내에 기억하기 위한 디더값들을 결정하기 위한 디더값 결정 수단을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 칼라 픽셀은 독립적으로 변경가능한 다수의 휘도 영역을 포함하고, 상기 프레임 버퍼는 각각 독립적으로 변경가능한 휘도 영역들의 현재의 상태에 대응하는 기억 부분들을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제19항에 있어서, 상기 프레임 버퍼 입력 수단은 상기 기억 부분들을 상기 프레임 버퍼 내에 기억시키기 위한 직접 값 전송 수단을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제1항에 있어서, 상기 디스플레이 장치는 라인들 상에 배열된 다수의 칼라 픽셀들을 포함하며, 각 칼라 픽셀은 데이타 구동 라인과 공통 구동 라인의 교점을 통해 다수의 서로 다른 상태들로 개별적으로 세트가능하게 되어 있고, 상기 각 픽셀 라인은 다수의 공통 라인을 갖고 있으며, 상기 디스플레이 장치는 패널 디스플레이 컨트롤러를 더 포함하고, 상기 패널 디스플레이 컨트롤러는 상기 프레임 버퍼 수단으로부터, 픽셀 라인에 대한 픽셀 데이타, 상기 디스플레이의 현재 액티브 라인을 결정하기 위한 라인 위치 데이타, 및 상기 디스플레이의 현재 액티브 라인들을 구동시키는 모드를 결정하기 위한 모드 데이타 정보를 포함하여 입력되는 라인 픽셀 데이타 패킷들을 수신하도록 구성된 디스플레이 패킷입력 수단과, 상기 디스플레이 패킷 입력 수단에 접속되어 상기 픽셀 데이타를 수신하고 상기 픽셀 데이타를 라인 상의 각 픽셀의 세팅을 위한 대응하는 데이타 구동 라인들로 전달하는 다수의 픽셀 디스플레이 데이타 라인 구동기와, 상기 디스플레이 패킷 입력 수단에 접속되어, 상기 라인 위치 데이타로부터 대응하는 액티브 공통 라인 구동기 및 대응하는 액티브 공통 라인을 디코드하고 다수의 공통 라인 구동기 수단 중 하나를 액티브로 하기 위한 공통 라인 구동기 디코더 수단과, 상기 입력 수단 및 상기 공통 라인 구동기 디코더 수단에 접속되며, 상기 공통 라인 구동기 디코더 수단의 액티브 시 다수의 픽셀 라인들 중 하나를 각각 구동시키는 다수의 공통 라인 구동기 수단을 포함하며, 상기 모드 데이타 정보는 상기 공통 라인들 중 일부 또는 모두가 독립적으로 또는 동시에 구동되어야 할지를 결정하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제21항에 있어서, 상기 픽셀 데이타는 상기 모드 데이타에 앞서 상기 라인 픽셀 데이타 패킷에서 발생되는 것을 특징으로 하는 컴퓨터 워크스테이션.
제21항에 있어서, 상기 라인 픽셀 데이타 패킷은 동기 데이타를 더 포함하고 상기 디스플레이 패킷 입력 수단은 상기 동기 데이타의 검출 및 상기 입력된 라인 픽셀 데이타 패킷 수신의 동기를 위한 동기 데이타 검출 수단을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제23항에 있어서, 상기 입력된 라인 픽셀 데이타 패킷은 다수의 데이타 단위로 분해될 수 있고 상기 동기 데이타는 고유 데이타 단위를 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제24항에 있어서, 상기 동기 데이타는 동일한 상기 고유 데이타 단위의 반복을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
디스플레이 장치에 있어서, 다수의 픽셀을 갖는 디스플레이와 상기 디스플레이를 구동시키기 위한 구동기 수단을 포함하고, 상기 다수의 픽셀 각각은 다수의 공통 구동 라인을 포함하고, 상기 구동기 수단은 각 픽셀의 상기 다수의 공통 구동 라인 중 적어도 두 공통 구동 라인을 서로 독립적으로 구동시킬 수 있는 공통 구동기를 포함하고, 상기 다수의 공통 구동라인은 갱신될 라인수가 소정의 임계값을 초과하면 동시에 구동되며, 상기 각 픽셀은 데이타 구동 라인과 상기 공통 구동 라인의 교점을 통해 다수의 상이한 상태로 개별적으로 세트될 수 있고, 픽셀 라인의 상기 다수의 공통 구동 라인은 다수의 상이한 모드로 구동될 수 있는 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 3개의 공통 구동 라인을 갖고, 상기 3개 공통 구동 라인은 상기 소정 모드에서는 동시에 구동되고, 다른 모드에서는 상기 3개 공통 구동 라인 중 두개는 동시에 구동되는 한편, 상기 두 공통 구동라인 이외의 공통 구동 라인은 상기 두 공통 구동 라인과는 독립적으로 구동되는 것을 특징으로 하는 디스플레이 장치.
제27항에 있어서, 상기 다른 모드에서 디스플레이될 수 있는 계조 레벨수는 상기 소정 모드에서 디스플레이될 수 있는 계조 레벨수보다 큰 것을 특징으로 하는 디스플레이 장치.
제28항에 있어서, 상기 다른 모드에서 디스플레이될 수 있는 계조 레벨수는 16이고 상기 소정 모드에서 디스플레이될 수 있는 계조 레벨수는 4인 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 3개의 공통 구동 라인을 갖고, 상기 3개 공통 구동 라인은 상기 소정 모드에서는 동시에 구동되고, 다른 모드에서는 상기 3개 공통 구동 라인은 서로 독립적으로 구동되는 것을 특징으로 하는 디스플레이 장치.
제30항에 있어서, 상기 다른 모드에서 디스플레이될 수 있는 계조 레벨수는 상기 소정 모드에서 디스플레이될 수 있는 계조 레벨수보다 작은 것을 특징으로 하는 디스플레이 장치.
제31항에 있어서, 상기 다른 모드에서 디스플레이될 수 있는 계조 레벨수는 2이고 상기 소정 모드에서 디스플레이될 수 있는 계조 레벨수는 4인 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 3개의 공통 구동 라인을 갖고, 상기 3개 공통 구동 라인은 상기 소정 모드 시에는 동시에 구동되고, 제2 모드에서는 상기 3개 공통 구동 라인 중 두 개는 동시에 구동되는 반면에 상기 두 공통 구동라인 이외의 공통 구동 라인은 상기 두 공통 구동 라인과는 독립적으로 구동되고, 상기 3개 공통 구동 라인은 제3 모드에서는 서로 독립적으로 구동 것을 특징으로 하는 디스플레이 장치.
제33항에 있어서, 상기 소정 모드, 상기 제2 모드 및 상기 제3 모드에서 디스플레이될 수 있는 계조 레벨수는 서로 다른 것을 특징으로 하는 디스플레이 장치.
제34항에 있어서, 상기 소정 모드에서 디스플레이될 수 있는 계조 레벨수는 4고, 상기 제2 모드에서 디스플레이될 수 있는 계조 레벨수는 16고, 상기 제3 모드에서 디스플레이될 수 있는 계조 레벨수는 2인 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 3개의 공통 구동 라인을 갖고, 상기 3개 공통 구동 라인 중 두 개는 동시에 구동되는 한편, 상기 두 공통 라인 이외의 공통 구동 라인은 상기 두 공통 구동 라인과는 독립적으로 구동되고, 다른 모드에서는 상기 3개 공통 구동 라인은 서로 독립적으로 구동되는 것을 특징으로 하는 디스플레이 장치.
제36항에 있어서, 상기 소정 모드에서 디스플레이될 수 있는 계조 레벨수는 상기 다른 모드에서 디스플레이될 수 있는 계조 레벨수보다 큰 것을 특징으로 하는 디스플레이 장치.
제37항에 있어서, 상기 소정 모드에서 디스플레이될 수 있는 계조 레벨수는 16이고 상기 다른 모드에서 디스플레이될 수 있는 계조 레벨수는 2인 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 다수의 데이타 구동 라인을 갖고, 상기 다수의 데이타 구동 라인 각각은 독립적으로 구동될 수 있고, 상기 소정모드는 상기 데이타 구동 라인에 동일 데이타가 연속적으로 입력될 때 선택되는 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 영역에서 서로 다른 다수의 서브 픽셀을 포함하고, 상기 다수의 서브 픽셀 중 적어도 두개는 동일한 공통 구동 라인상에 위치되는 한편, 상기 다수의 서브 픽셀 중 적어도 다른 두개는 상기 공통 구동 라인과는 다른 공통 구동 라인 상에 위치 되는 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 3개의 공통 구동 라인을 갖고, 상기 3개 공통 구동 라인은 상기 소정 모드에서는 동시에 구동되고, 다른 모드에서는 서로 인접되지 않은 상기 3개의 공통 구동 라인 중 두 개는 동시에 구동되는 한편, 상기 두 공통 구동 라인 사이에 위치된 나머지 공통 구동 라인은 상기 두 공통 구동 라인과는 독립적으로 구동되는 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 3개의 공통 구동 라인을 갖고, 상기 3개 공통 구동 라인은 상기 소정 모드에서는 동시에 구동되고, 다른 모드에서는 서로 인접되지 않은 두 서브 픽셀에 대응하는 상기 3개의 공통 구동 라인 중 두 개는 동시에 구동되는 한편, 상기 두 서브 픽셀 사이에 위치된 다른 픽셀에 대응하는 나머지 공통 구동 라인은 상기 두 공통 구동 라인과는 독립적으로 구동되는 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 다수의 픽셀 각각은 적색 픽셀, 녹색 픽셀, 또는 청색 픽셀이고, 상기 디스플레이는 칼라 디스플레이를 행할 수 있는 것을 특징으로 하는 디스플레이 장치.
제26항에 있어서, 상기 소정 모드는 데이타가 갱신되는 라인수가 소정수보다 클 때 선택되는 것을 특징으로 하는 디스플레이 장치.
컴퓨터 워크스테이션에 있어서, 화상들의 생성 및 조작을 위한 수단을 포함하는 계산 및 데이타 조작 유니트로서, 프레임 버퍼링 수단에 접속되고 상기 프레임 버퍼링 수단에 화상을 기억하도록 구성된 계산 및 데이타 조작 유니트를 포함하고; 상기 프레임 버퍼링 수단은 화상들의 기억을 위한 프레임 버퍼 기억 수단 및 상기 계산 및 데이타 조작 유니트에 접속되고 또한 고해상도 독립 레벨 디스플레이장치에 접속된 프레임 버퍼 컨트롤러 수단을 포함하고; 상기 고해상도 독립 레벨 디스플레이 장치는 실제로 평행한 디스플레이 라인의 어레이로 배열된 다수의 픽셀들을 포함하되, 상기 라인의 각 픽셀은 다수의 공통 구동 라인을 가지며; 상기 고해상도 독립 레벨 디스플레이 장치 상에 디스플레이될 상기 계산 및 데이타 조작 유니트에 의해 생성 또는 조작되는 화상들은 상기 프레임 버퍼에 기억되고 차후에 상기 고해상도 디스플레이 장치 상에 디스플레이되며; 상기 프레임 버퍼로부터 판독되는 디스플레이 라인 데이타를 모니터링함으로써 얼마나 많은 수의 디스플레이 라인이 갱신을 필요하는지를 검출하기 위한 수단과; 갱신될 디스플레이 라인수가 소정의 임계치를 초과하면 상기 디스플레이 라인을 고속 모드로 갱신하기 위한 수단을 포함하며, 상기 고속 모드는 각 칼라 픽셀의 상기 공통 구동 라인의 소정수를 동시에 구동하는 것을 포함하고, 각 칼라 픽셀의 상기 공통 구동 라인은 서로 독립적으로 구동되고; 상기 각 칼라 픽셀은 데이타 구동 라인과 공통 구동 라인의 교점을 통해 다수의 서로 다른 상태들로 개별적으로 세트가능하고, 상기 각 픽셀 라인은 다수의 공통 라인을 갖고 있으며, 상기 디스플레이 장치는 패널 디스플레이 컨트롤러를 더 포함하고, 상기 패널 디스플레이 컨트롤러는 상기 프레임 버퍼 수단으로부터, 픽셀 라인에 대한 픽셀 데이타, 상기 디스플레이의 현재 액티브 라인을 결정하기 위한 라인 위치 데이타, 및 상기 디스플레이의 현재 액티브 라인들을 구동시키는 모드를 결정하기 위한 모드 데이타 정보를 포함하여 입력되는 라인 픽셀 데이타 패킷들을 수신하도로 구성된 디스플레이 패킷입력 수단과, 상기 디스플레이 패킷 입력 수단에 접속되어 상기 픽셀 데이타를 수신하고 상기 픽셀 데이타를 라인 상의 각 픽셀의 세팅을 위한 대응되는 데이타 구동 라인들로 전달하는 다수의 픽셀 디스플레이 데이타 라인 구동기와, 상기 디스플레이 패킷 입력 수단에 접속되어 상기 라인 위치 데이타로부터 대응하는 액티브 공통 라인 구동기 및 대응하는 액티브 공통 라인을 디코드하고 다수의 공통 라인 구동기 수단 중 하나를 액티브로 하기 위한 공통 라인 구동기 디코더 수단과, 상기 입력 수단 및 상기 공통 라인 구동기 디코더 수단에 접속되며, 상기 공통 라인 구동기 디코더 수단의 액티브 시 다수의 픽셀 라인들 중 하나를 각각 구동시키는 다수의 공통 라인 구동기 수단을 포함하며, 상기 모드 데이타 정보는 상기 공통 라인들 중 일부 또는 모두가 독립적으로 또는 동시에 구동되어야 할지를 결정하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제45항에 있어서, 상기 픽셀 데이타는 상기 모드 데이타에 앞서 상기 라인 픽셀 데이타 패킷 내에 발생되는 것을 특징으로 하는 컴퓨터 워크스테이션.
제45항에 있어서, 상기 라인 픽셀 데이타 패킷은 동기 데이타를 더 포함하고 상기 디스플레이 패킷 입력 수단은 상기 동기 데이타의 검출 및 상기 입력된 라인 픽셀 데이타 패킷 수신의 동기를 위한 동기 데이타 검출 수단을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제47항에 있어서, 상기 입력된 라인 픽셀 데이타 패킷은 다수의 데이타 단위로 분해될 수 있고 상기 동기 데이타는 고유 데이타 단위를 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.
제48항에 있어서, 상기 동기 데이타는 동일한 상기 고유 데이타 단위의 반복을 포함하는 것을 특징으로 하는 컴퓨터 워크스테이션.