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KR100293052B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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KR100293052B1
KR100293052B1 KR1019990021190A KR19990021190A KR100293052B1 KR 100293052 B1 KR100293052 B1 KR 100293052B1 KR 1019990021190 A KR1019990021190 A KR 1019990021190A KR 19990021190 A KR19990021190 A KR 19990021190A KR 100293052 B1 KR100293052 B1 KR 100293052B1
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KR
South Korea
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silicon wafer
film
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nitride film
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KR1019990021190A
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정대호
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황인길
아남반도체주식회사
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Abstract

반도체 소자의 콘택 형성을 위한 콘택 식각시 정렬 오차 등에 의해 트렌치 에지 부분의 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 방지하기 위하여, 실리콘웨이퍼에 트렌치를 형성하여 반도체 소자가 형성될 활성 영역을 정의한 후, 활성 영역에 게이트, 소스/드레인을 가진 모스 트랜지스터를 형성한다. 그리고, 실리콘웨이퍼 전면에 질화막을 증착하고, 트렌치 영역 상부에 트렌치 폭보다 일정 폭 만큼 넓은 마스크 패턴을 형성한 후, 마스크 패턴을 통해 질화막을 블랑켓 식각하여 게이트 측벽에 스페이서를 형성함과 동시에 실리콘웨이퍼 상부의 드러난 질화막을 제거하며, 마스크 패턴을 제거한다. 이후, 실리콘웨이퍼 전면에 PMD 라이너 산화막과 층간 절연막을 증착하고 평탄화한 후, 층간 절연막과 PMD 라이너 산화막을 패터닝하여 콘택 홀을 형성하고, 금속 박막을 증착한 후, 패터닝하여 금속 배선층을 형성하는 것으로, 트렌치 에지 부분에 질화막을 형성함으로써 콘택 홀 식각시 질화막이 식각 정지막 역할을 하므로 종래와 같이 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있다.

Description

반도체 소자 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자를 외부 회로와 연결하기 위한 콘택 형성시 발생되는 트렌치 에지 결함을 방지하는 반도체 소자 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 구조적으로 트랜지스터와, 바이폴러 IC, 모스 IC로 구분할 수 있다. 특히, 모스 트랜지스터는 전계 효과 트랜지스터의 일종으로, 반도체 기판에 형성된 소스/드레인 영역과, 이 소스/드레인 영역이 형성된 기판 상에 게이트 산화막과 게이트가 형성된 구조를 가진다. 또한, 소스/드레인 영역의 안쪽에 농도가 엷은 LDD(lightly doped drain) 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.
이러한 모스 트랜지스터는 채널의 종류에 따라 N채널 모스 트랜지스터와 P채널 모스 트랜지스터로 나눌 수 있으며, 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 상보형 모스 트랜지스터라 한다.
그러면, 도 1a 내지 도 1e를 참조하여 종래의 일반적인 반도체 소자를 제조하는 방법을 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1)에 얕은 트렌치(shallow trench isolation, STI)(2)를 형성하여 실리콘웨이퍼(1) 상의 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 각 활성 영역의 실리콘웨이퍼(1)에 선택적으로 P형 또는 N형 도펀트(dopant)를 이온 주입하여 P모스가 형성될 영역에 N웰을, N모스가 형성될 영역에 P웰을 각각 형성한다. 이후, 실리콘웨이퍼(1)를 열산화하여 게이트 산화막(3)을 형성하고, 그 상부에 화학 기상 증착으로 폴리 실리콘(4)을 증착한다. 이때, P모스 영역의 폴리 실리콘에는 P형 도펀트를, N모스 영역의 폴리 실리콘에는 N형 도펀트를 도핑(doping)하여 어닐링(annealing)함으로써 폴리 실리콘의 저항을 줄여준다. 그리고, 폴리 실리콘(4)과 게이트 산화막(3)을 패터닝(patterning)하여 반도체 소자의 게이트 전극을 형성한 후, 게이트 전극을 마스크로 P모스 영역과 N모스 영역에 선택적으로 저농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 저농도 소스/드레인 영역(5)을 형성한다. 이후, 실리콘웨이퍼(1) 전면에 질화막(6)을 증착한다.
그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1) 상부의 질화막(6)을 블랑켓(blanket) 식각하여 제거한다. 그러면, 실리콘웨이퍼(1) 상부 전면에서는 질화막이 제거되지만, 게이트 전극(3, 4) 측벽에서는 제거되지 않고 스페이서(6)를 형성하게 된다. 이후, 게이트 전극(3, 4)과 스페이서(6)를 마스크로 P모스 영역과 N모스 영역에 선택적으로 고농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 고농도 소스/드레인 영역(7)을 형성한다
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 PMD(pre-metal dielectric) 라이너 산화막(8)을 형성한다. 이때, PMD 라이너 산화막(8)은 후속 공정에서 층간 절연막으로 증착되는 BPSG(borophosphosilicate glass), PSG(phosphosilicate glass)막 등은 수분 함량이 많으므로, 이에 의한 실리콘웨이퍼 및 반도체 소자의 결함 방지 및 알칼리 이온이 실리콘웨이퍼로 확산되는 것을 방지한다. 이후, 후속 공정에서 반도체 소자의 전극 연결을 위해 형성되는 금속막과 폴리 실리콘(또는 소스/드레인 영역)과의 절연을 위해 BPSG, PSG막 등의 층간 절연막(9)을 증착한 다음, 실리콘웨이퍼의 양호한 스텝 커버리지(step coverage)를 얻기 위하여 화학 기계적 연마(chemical mechanical polishing, CMP) 공정 등에 의해 절연막(9)을 평탄화한다.
그 다음 도 1d에 도시한 바와 같이, 층간 절연막(9) 상부에 반도체 소자의 전극 연결을 위한 콘택이 형성될 영역이 드러나도록 마스크 패턴(10)을 형성한 후, 마스크 패턴(10)을 통해 드러난 층간 절연막(9)을 식각하여 제거하고, 재차 드러난 PMD 라이너 산화막(8)을 식각하여 제거(콘택 식각)함으로써 반도체 소자의 전극 영역(게이트 전극, 소스/드레인 영역)이 드러나도록 콘택 홀을 형성한다.
그 다음 도 1e에 도시한 바와 같이, 층간 절연막(9) 상부에 남아 있는 마스크 패턴을 제거한 후, 실리콘웨이퍼(1) 전면에 스퍼터링(sputtering) 등에 의해 금속 박막(11)을 증착하여 콘택 홀을 금속 박막(11)으로 매입하고, 절연막 상부의 금속 박막(11)을 패터닝하여 금속 배선층을 형성함으로써 반도체 소자를 완성한다.
이와 같은 종래 반도체 소자의 제조 방법에서는 반도체 소자의 미세화에 따라 디자인 룰(design rule)이 미세화됨에 의해 게이트, 소스/드레인 영역에 형성되는 콘택의 형성시 많은 문제점이 발생되고 있다.
즉, 디자인 마진(margin) 부족으로 인하여 콘택 식각시 정렬 오차 등에 반도체 소자를 전기적으로 격리하고 있는 트렌치 에지 부분의 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함이 발생되며, 이 트렌치 에지 결함에서 전류 누설이 발생되므로 반도체 소자의 신뢰성을 저하시키게 된다.
이를 방지하기 위하여 콘택 식각시, 식각 선택비를 향상시키기 위하여 라이너 산화막을 사용한다. 그러나, 콘택 식각시 마스크 정렬의 미세한 변화, 식각 조건 변화 및 반도체 소자와 트렌치 영역 사이의 길이가 콘택을 형성하는 데 주요 변수로 작용하기 때문에 공정 진행상 어려움이 발생한다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 콘택 형성을 위한 콘택 식각시 정렬 오차 등에 의해 트렌치 에지 부분의 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 방지하는 반도체 소자의 제조 방법을 제공하는 데 있다.
도 1a 내지 도 1e는 종래 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 게이트 전극 측벽에 스페이서를 형성하기 위한 질화막 증착 이후, 블랑켓 식각시 트렌치 에지 부분의 질화막을 마스킹하여 트렌치 에지 부분에 질화막이 남도록 하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
도 2a 내지 도 2f는 본 발명의 제 1실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(21)에 얕은 트렌치(22)를 형성하여 실리콘웨이퍼(21) 상의 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 각 활성 영역의 실리콘웨이퍼(21)에 선택적으로 P형 또는 N형 도펀트를 이온 주입하여 P모스가 형성될 영역에 N웰을, N모스가 형성될 영역에 P웰을 각각 형성한다. 이후, 실리콘웨이퍼(21)를 열산화하여 게이트 산화막(23)을 형성하고, 그 상부에 화학 기상 증착으로 폴리 실리콘(24)을 증착한다. 이때, P모스 영역의 폴리 실리콘에는 P형 도펀트를, N모스 영역의 폴리 실리콘에는 N형 도펀트를 도핑하여 어닐링함으로써 폴리 실리콘의 저항을 줄여준다. 그리고, 폴리 실리콘(24)과 게이트 산화막(23)을 패터닝하여 반도체 소자의 게이트 전극을 형성한 후, 게이트 전극을 마스크로 P모스 영역과 N모스 영역에 선택적으로 저농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 저농도 소스/드레인 영역(25)을 형성한다. 이후, 실리콘웨이퍼(21) 전면에 질화막(26)을 증착한다.
그 다음 도 2b에 도시한 바와 같이, 트렌치(22) 영역 상부의 질화막(26)을 마스킹하도록 트렌치(22) 영역의 폭보다 소정 폭(2×L1) 만큼 넓은 마스크 패턴(27)을 질화막(26) 상부에 형성한다. 이때, 마스크 패턴(27)의 폭은 트렌치(22) 에지 부분에서 활성 영역 실리콘웨이퍼 상부의 질화막(26)을 소정 폭(L1), 바람직하게는 0.05㎛ 내지 0.1㎛ 정도 마스킹하도록 트렌치(22) 영역의 폭보다 넓게 형성하는 것이 바람직하다.
그 다음 도 2c에 도시한 바와 같이, 마스크 패턴을 마스크로 하여 실리콘웨이퍼 상부의 질화막(26)을 블랑켓 식각하여 제거하고, 마스크 패턴을 제거한다. 그러면, 실리콘웨이퍼 전면에서 질화막(6)이 제거되지만, 트렌치(22) 영역 상부에는 트렌치 영역보다 소정 폭만큼 넓게 질화막(26)이 남을 뿐만 아니라 게이트 전극(23, 24)의 측벽에도 질화막이 남아 스페이서(26)를 형성하게 된다. 이때, 트렌치 에지 부분에 남아있는 질화막(26)에 의해 트렌치 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 식각시 트렌치 에지 부분에 남아있는 질화막(26)이 식각 정지막 역할을 하므로 종래와 같이 트렌치(22)를 매입하고 있는 절연막이 식각되어 트렌치 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다. 이후, 게이트 전극(23, 24)과 스페이서(26)를 마스크로 P모스 영역과 N모스 영역에 선택적으로 고농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 고농도 소스/드레인 영역(28)을 형성한다.
그 다음 도 2d에 도시한 바와 같이, 후속 공정에서 층간 절연막으로 증착되는 BPSG, PSG막 등은 수분 함량이 많으므로, 이에 의한 실리콘웨이퍼 및 반도체 소자의 결함 방지 및 알칼리 이온이 실리콘웨이퍼로 확산되는 것을 방지하기 위하여 실리콘웨이퍼(21) 전면에 PMD 라이너 산화막(29)을 형성하고, 그 상부에 후속 공정에서 반도체 소자의 전극 연결을 위해 형성되는 금속 박막과 폴리 실리콘(소스/드레인 영역의 실리콘)과의 절연을 위해 BPSG, PSG막 등의 층간 절연막(30)을 증착한 다음, 실리콘웨이퍼의 양호한 스텝 커버리지를 얻기 위하여 화학 기계적 연마 공정 등에 의해 층간 절연막(30)을 평탄화한다.
그 다음 도 2e에 도시한 바와 같이, 층간 절연막(30) 상부에 반도체 소자의 전극 연결을 위한 콘택이 형성될 영역이 드러나도록 마스크 패턴(31)을 형성한 후, 마스크 패턴(31)을 통해 드러난 층간 절연막(30)을 식각하여 제거하고, 재차 드러난 PMD 라이너 산화막(29)을 식각하여 제거(콘택 식각)함으로써 반도체 소자의 전극 영역(게이트 전극, 소스/드레인)이 드러나도록 콘택 홀을 형성한다. 이때, 트렌치 에지 부분의 질화막(26)이 식각 정지막으로 작용하여 종래와 같이 디자인 마진 부족으로 인하여 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함이 발생되지 않는다.
그 다음 도 2f에 도시한 바와 같이, 층간 절연막(30) 상부에 남아 있는 마스크 패턴을 제거한 후, 실리콘웨이퍼(21) 전면에 스퍼터링 등에 의해 금속 박막(32)을 증착하여 콘택 홀을 금속 박막(32)으로 매입하고, 절연막 상부의 금속 박막(32)을 패터닝하여 금속 배선층을 형성함으로써 반도체 소자를 완성한다.
도 3a 내지 도 3f는 본 발명의 제 2실시예에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 3a에 도시한 바와 같이, 실리콘웨이퍼(41)에 얕은 트렌치(42)를 형성하여 실리콘웨이퍼(41) 상의 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 정의된 각 활성 영역의 실리콘웨이퍼(41)에 선택적으로 P형 또는 N형 도펀트를 이온 주입하여 P모스가 형성될 영역에 N웰을, N모스가 형성될 영역에 P웰을 각각 형성한다. 이후, 실리콘웨이퍼(41)를 열산화하여 게이트 산화막(43)을 형성하고, 그 상부에 화학 기상 증착으로 폴리 실리콘(44)을 증착한다. 이때, P모스 영역의 폴리 실리콘에는 P형 도펀트를, N모스 영역의 폴리 실리콘에는 N형 도펀트를 도핑하여 어닐링함으로써 폴리 실리콘의 저항을 줄여준다. 그리고, 폴리 실리콘(44)과 게이트 산화막(43)을 패터닝하여 반도체 소자의 게이트 전극을 형성한 후, 게이트 전극을 마스크로 P모스 영역과 N모스 영역에 선택적으로 저농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 저농도 소스/드레인 영역(45)을 형성한다. 이후, 실리콘웨이퍼(41) 전면에 질화막(46)을 증착한다.
그 다음 도 3b에 도시한 바와 같이, 트렌치(42) 에지 부분 상부의 질화막(46)을 마스킹하도록 소정 폭(L2)의 마스크 패턴(47)을 질화막(46) 상부에 형성한다. 이때, 마스크 패턴(47)의 폭(L2)은 트렌치 에지 부분의 트렌치 매입 절연막 및 활성 영역 실리콘웨이퍼를 마스킹하도록 0.1㎛ 내지 0.2㎛ 정도가 되도록 하는 것이 바람직하다. 그리고, 이때 마스크 패턴(47)에 의해 마스킹되는 트렌치 에지 부분의 활성 영역 실리콘웨이퍼 상부의 질화막 폭은 제 1실시예에서와 같이 0.05㎛ 내지 0.1㎛ 정도가 되도록 하는 것이 바람직하다.
그 다음 도 3c에 도시한 바와 같이, 마스크 패턴을 마스크로 하여 실리콘웨이퍼 상부의 질화막(46)을 블랑켓 식각하여 제거하고, 마스크 패턴을 제거한다. 그러면, 실리콘웨이퍼 전면에서 질화막이 제거되지만, 트렌치(42) 에지 부분의 트렌치 매입 절연막과 활성 영역에는 소정 폭(L2)만큼의 질화막(46)이 남을 뿐만 아니라 게이트 전극(43, 44)의 측벽에도 질화막이 남아 스페이서(46)를 형성하게 된다. 이때, 트렌치 에지 부분에 남아있는 질화막(46)에 의해 트렌치 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 식각시 트렌치 에지 부분에 남아있는 질화막(46)이 식각 정지막 역할을 하므로 종래와 같이 트렌치(42)를 매입하고 있는 절연막이 식각되어 트렌치 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다. 이후, 게이트 전극(43, 44)과 스페이서(46)를 마스크로 P모스 영역과 N모스 영역에 선택적으로 고농도의 P형 도펀트와 N형 도펀트를 각각 이온 주입하여 고농도 소스/드레인 영역(48)을 형성한다.
그 다음 도 3d에 도시한 바와 같이, 후속 공정에서 층간 절연막으로 증착되는 BPSG, PSG막 등은 수분 함량이 많으므로, 이에 의한 실리콘웨이퍼 및 반도체 소자의 결함 방지 및 알칼리 이온이 실리콘웨이퍼로 확산되는 것을 방지하기 위하여 실리콘웨이퍼(41) 전면에 PMD 라이너 산화막(49)을 형성하고, 그 상부에 후속 공정에서 반도체 소자의 전극 연결을 위해 형성되는 금속 박막과 폴리 실리콘(소스/드레인 영역의 실리콘)과의 절연을 위해 BPSG, PSG막 등의 층간 절연막(50)을 증착한 다음, 실리콘웨이퍼의 양호한 스텝 커버리지를 얻기 위하여 화학 기계적 연마 공정 등에 의해 층간 절연막(50)을 평탄화한다.
그 다음 도 3e에 도시한 바와 같이, 층간 절연막(50) 상부에 반도체 소자의 전극 연결을 위한 콘택이 형성될 영역이 드러나도록 마스크 패턴(51)을 형성한 후, 마스크 패턴(51)을 통해 드러난 층간 절연막(50)을 식각하여 제거하고, 재차 드러난 PMD 라이너 산화막(49)을 식각하여 제거(콘택 식각)함으로써 반도체 소자의 전극 영역(게이트 전극, 소스/드레인)이 드러나도록 콘택 홀을 형성한다. 이때, 트렌치 에지 부분의 질화막(46)이 식각 정지막으로 작용하여 종래와 같이 디자인 마진 부족으로 인하여 트렌치 매입 절연막이 식각되어 실리콘웨이퍼가 드러나는 트렌치 에지 결함이 발생되지 않는다.
그 다음 도 3f에 도시한 바와 같이, 층간 절연막(50) 상부에 남아 있는 마스크 패턴을 제거한 후, 실리콘웨이퍼(41) 전면에 스퍼터링 등에 의해 금속 박막(52)을 증착하여 콘택 홀을 금속 박막(52)으로 매입하고, 절연막 상부의 금속 박막(52)을 패터닝하여 금속 배선층을 형성함으로써 반도체 소자를 완성한다.
상기 제 1실시예와 제 2실시예와는 스페이서를 형성하기 위한 질화막 증착 이후, 블랑켓 식각시 트렌치 에지 부분의 질화막을 마스킹하여 트렌치 에지 부분에 질화막이 남도록 하는 본 발명을 다른 일반적인 반도체 소자 제조 공정에 적용하여 실시할 수도 있다.
이와 같이 본 발명은 트렌치 에지 부분에 질화막을 형성함으로써 트렌치 에지 부분의 소자 격리 특성이 향상되어 반도체 소자의 미세화에 따른 트렌치 상부 에지에서의 누설 전류를 효과적으로 방지할 수 있으며, 후속 콘택 홀 식각시 정렬 오차가 발생하여도 트렌치 에지 부분에 남아있는 질화막이 식각 정지막 역할을 하므로 종래와 같이 트렌치를 매입하고 있는 산화막이 식각되어 트렌치 상부 에지 부분의 실리콘웨이퍼가 드러나는 트렌치 에지 결함을 효과적으로 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 실리콘웨이퍼에 트렌치를 형성하여 반도체 소자가 형성될 활성 영역을 정의하는 단계와;
    상기 활성 영역에 게이트, 소스/드레인을 가진 모스 트랜지스터를 형성하는 단계와;
    상기 실리콘웨이퍼 전면에 질화막을 증착하고, 상기 트렌치 영역 상부에 상기 트렌치 폭보다 일정 폭 만큼 넓은 마스크 패턴을 형성하는 단계와;
    상기 마스크 패턴을 통해 상기 질화막을 블랑켓 식각하여 상기 게이트 측벽에 스페이서를 형성함과 동시에 상기 실리콘웨이퍼 상부의 드러난 질화막을 제거한 후, 상기 마스크 패턴을 제거하는 단계와;
    상기 실리콘웨이퍼 전면에 PMD 라이너 산화막과 층간 절연막을 증착한 후, 평탄화하는 단계와;
    상기 층간 절연막과 PMD 라이너 산화막을 패터닝하여 콘택 홀을 형성하고, 금속 박막을 증착한 후, 패터닝하여 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 실리콘웨이퍼 전면에 질화막을 증착하고, 상기 트렌치 영역 상부에 상기 트렌치 폭보다 일정 폭 만큼 넓은 마스크 패턴을 형성하는 단계에서,
    상기 마스크 패턴을 상기 트렌치 에지 부분 상부에만 일정 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서, 상기 트렌치 에지 상부에만 형성된 마스크 패턴의 폭은 0.1㎛ 내지 0.2㎛인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 마스크 패턴이 상기 트렌치 에지 부분에서 상기 활성 영역을 마스킹하는 폭은 0.05㎛ 내지 0.1㎛인 것을 특징으로 하는 반도체 소자 제조 방법.
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