KR100290895B1 - 반도체 소자의 커패시터 구조 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 커패시터의 하부 전극의 내부에 산소 확산 방지막을 내재(內在)시켜 전기적 특성을 향상시키는데 적당하도록한 반도체 소자의 커패시터 구조 및 이의 제조 방법에 관한 것으로 그 구조는 셀 트랜지스터등이 형성된 반도체 기판상에 선택적으로 콘택홀을 갖고 형성되는 층간 절연층의 콘택홀내에 매립되는 플러그층과, 상기 플러그층에 콘택되어 산화물이 전도체인 물질로 형성되는 제 1 하부 전극층과,상기 제 1 하부 전극층상에 그와 동일한 면적을 갖고 차례로 적층 형성되는 산소 확산 방지막 그리고 제 1 하부 전극층보다 일함수가 큰 물질로 이루어진 제 2 하부 전극층과,상기 제 1 하부 전극층,산소 확산 방지막,제 2 하부 전극층의 측면에 [제1하부전극층+산소확산방지막+제2하부전극층]보다 더높은 높이를 갖고 측벽 형태로 형성되는 제 3 하부 전극층과,내부에 산소 확산 방지막을 갖는 제 1,2,3 하부 전극층의 표면과 층간 절연층의 일부에 걸쳐 형성되는 유전막을 포함하여 구성된다.
Description
본 발명은 고집적 기억 소자에 관한 것으로, 특히 커패시터의 하부 전극의 내부에 산소 확산 방지막을 내재(內在)시켜 전기적 특성을 향상시키는데 적당하도록한 반도체 소자의 커패시터 구조 및 이의 제조 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터에 관하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 소자의 커패시터의 구조 단면도이다.
일반적으로 반도체 기억 소자는 구동 트랜지스터와 정보를 저장하는 커패시터로 나누어진다.
DRAM과 같은 휘발성 기억 소자는 커패시터에 축적된 전하량으로 정보를 기억하게 된다.
DRAM가 같은 기억 소자에서 축전용량을 증가시키는 방법은 다음과 같다.
첫 번째로 커패시터의 전극들을 입체 구조로 하여 커패시터의 유효 면적을 증가시키는 방법이 있다.
두 번째로 유전체의 두께를 줄이는 방법이 있다.
그리고 세 번째로 유전체의 유전율을 증가시키는 방법이 있다.
소자의 집적도가 증가함에 따라서 표면적의 증가와 유전체 두께 감소로 축전용량을 증대하는 것은 공정이 복잡하고 신뢰성이 저하되기 때문에 최근에는 고유전막을 이용하여 커패시터의 축전 용량을 증가시키는 방법이 많이 제시되고 있다.
여기서 사용되는 고유전막은 (Ba,Sr)TiO3,(Pb,La)(Zr,Ti)O3등이 이용된다.
BST[(Ba,Sr)TiO3] 등의 고유전막은 DRAM 소자에 주로 이용되고 PZT(PbZrTiO3) 등의 고유전막은 FRAM 소자에 주로 이용된다.
BST와 같은 고유전막 물질을 실리콘 기판위에 직접 증착한 경우에는 실리콘이 산화되어 접촉이 불량해지거나 BST와 Si의 반응으로 BST 박막이 열화된다.
BST와 같은 고유전 박막을 커패시터의 유전체로 사용할 경우에는 하부 전극으로 반응성이 적은 Pt,Ru,Ir등과 같은 금속 박막이 주로 사용된다.
이는 DRAM, FRAM 모두에 적용되는 사항이다.
BST, PLZT등과 같은 고유전 박막을 이용하면 유효 면적을 증가시키기 위한 복잡한 3차원의 전극 구조를 필요로 하지 않아 도 1에서와 같은 단순 구조로도 기가급 이상의 집적도를 가진 기억 소자를 제조할 수 있다.
고유전 박막을 Si에 직접 증착하게 되면 계면에 실리콘 산화막이 형성되고 유전막이 열화되기 때문에 Pt,Ru,Ir 등의 금속을 사용한 하부 전극을 필요로한다.
도 1에서의 커패시터 구성은 다음과 같다.
도 1의 커패시터는 셀 트랜지스터등이 형성된 반도체 기판(1)상에 선택적으로 콘택홀을 갖고 형성되는 층간 절연층(2)과, 상기의 층간 절연층(2)에 형성된 콘택홀내에 매립되는 폴리 실리콘등으로 이루어진 플러그층(3)과, 상기의 플러그층(3)을 통하여 반도체 기판(1)의 전도성 영역에 연결되는 하부 전극층(5)과, 하부 전극층(5)상에 형성되는 유전막(6)을 포함하여 구성된다.
그리고 상기 하부 전극층(5)과 플러그층(3) 사이에는 하부 전극층(5)과 동일한 면적을 갖는 베리어층(4)이 개재(介在)된다.
여기서, 도면에 도시되지 않았지만, 상기의 유전막(6)상에 커패시터의 상부 전극층이 형성된다.
상기와 같은 구조를 갖는 종래 기술의 커패시터에서 유전막(6)으로 PZT나 BST를 사용할 경우에는 하부 전극층(4)으로 Pt,Ru,Ir 등이 사용된다.
그러나 이와 같이 Pt,Ru 등의 박막을 사용할 경우 계면 산화, 에칭시의 잔유물 생성, 형상 변화 등의 문제로 커패시터의 전기적인 특성이 변화될 수 있다.
먼저, 하부 전극층(4)으로 Pt를 사용한 경우의 커패시터 특성에 대하여 설명하면 다음과 같다.
도 2a와 도 2b는 Pt박막을 사용한 커패시터의 특성 열화를 나타낸 구조 단면도이고, 도 3은 Ru 박막을 사용한 커패시터의 특성 열화를 나타낸 구조 단면도이다.
Pt 박막은 일함수가 커서 우수한 전기적 특성을 나타내지만, 산소를 잘 투과하고 에칭이 어렵기 때문에 실제 제조 공정에서 도 2a에서와 같이, 유전막 증착 공정시에 콘택 플러그층이 산화되어 산화층(7)이 형성된다.
즉, Pt는 일함수가 크기 때문에 단위 커패시터의 누설 전류 특성을 향상시킬 수 있지만 , 산소투과가 필요 이상으로 과도한 특성이 있어 다음과 같은 문제를 일으킨다.
유전막(6)증착중에 Pt로 이루어진 하부 전극층(4)의 하측에 구성되는 층간 절연층(완충막)(2)이나 플러그층(3)이 산화되는 문제점이 발생한다.
이때의 산화과정에서 산소는 주로 Pt의 결정립계를 따라서 확산하게 된다. 결과적으로 유전막(6)에 산소 공공을 발생시켜 전기적 특성을 저하시키고 층간 절연층(2)을 산화시켜 하부 전극층(5)에 인접하는 층간 절연층(2) 또는 플러그층(3)의 계면에 산화층(7)이 생기게 된다.
또한, 도 2b에서와 같이 에칭 공정에서 잔유물(8)이 생성되어 패터닝이 불가능하다.
그리고 Ru 박막은 산소 플라즈마에 의해 에칭이 잘되고 전도막인 RuOx 박막(9)을 형성하여 유전막 공정중의 산소 확산을 효과적으로 방지할 수 있지만, 일함수가 낮고 도 3에서와 같이, 유전막 증착시 표면의 거칠기가 큰 RuOx 박막(9)이 형성되어 전기적인 특성이 좋지 못하다.
즉, Ru를 사용한 커패시터의 하부 전극 형성에서는 하부 전극층(5)의 재료로 사용되는 Ru가 산화되면서 Ru층의 표면에 RuOx 박막(9)을 생기게 하여 이층이 완충 작용을 하여 더 이상의 산화를 막게된다.
그러나 이때, 상기의 하부 전극층(5)의 재료로 사용된 Ru가 산화하면서 유전막(6)의 산소를 흡수하게 되어 유전막(6)과 하부 전극층(4)의 계면에 산소 공핍층이 발생하여 전기적 특성이 저하된다.
이와 같은 산소공공발생현상을 방지하기 위하여 Ru를 사용한 하부 전극층(5)상에 자연 발생적인 아닌 인위적으로 RuOx층을 형성한후 유전막(6)을 증착하는 기술이 가능하나 자연 발생적으로 형성하는 것이 아니기 때문에 RuOx층의 표면이 거칠게되어 소자 특성을 저하시키게 된다.
Ru 또는 Pt 등을 사용하여 하부 전극층을 형성하는 종래 기술의 반도체 소자의 커패시터 제조 공정에 있어서는 유전막내의 산소공공발생,하부완충막 산화 등의 문제점이 있어 소자의 특성을 저하시키게 된다.
본 발명은 상기와 같은 종래 기술의 반도체 소자의 커패시터 및 그의 제조 공정에서 발생하는 문제점을 해결하기 위하여 안출한 것으로, 커패시터의 하부 전극의 내부에 산소 확산 방지막을 내재(內在)시켜 전기적 특성을 향상시키는데 적당하도록한 반도체 소자의 커패시터 구조 및 이의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 반도체 소자의 커패시터의 구조 단면도
도 2a와 도 2b는 Pt박막을 사용한 커패시터의 특성 열화를 나타낸 구조 단면도
도 3은 Ru 박막을 사용한 커패시터의 특성 열화를 나타낸 구조 단면도
도 4는 본 발명에 따른 반도체 소자의 커패시터 구조 단면도
도 5a내지 도 5f는 본 발명에 따른 반도체 소자의 커패시터 공정 단면도
도 6a내지 도 6e는 본 발명에 따른 커패시터 하부 전극의 형성에 관한 상세 공정 단면도
도 7a내지 도 7c는 본 발명의 다른 실시예들에 따른 커패시터의 구조 단면도
도면의 주요 부분에 대한 부호의 설명
40. 반도체 기판 41. 층간 절연층
42. 플러그층 43a. 제 1 하부 전극층
43b. 제 2 하부 전극층 43c. 제 3 하부 전극층
44a. 산소 확산 방지막 44b. 실리콘 산화막
45. 유전막 46. 확산 방지막
47a.47b.47c. 제 1,2,3 점착층
커패시터의 하부 전극층과의 그에 인접하는층들의 계면 특성을 향상시킨 본 발명의 반도체 소자의 커패시터 구조는 셀 트랜지스터등이 형성된 반도체 기판상에 선택적으로 콘택홀을 갖고 형성되는 층간 절연층의 콘택홀내에 매립되는 플러그층과, 상기 플러그층에 콘택되어 산화물이 전도체인 물질로 형성되는 제 1 하부 전극층과, 상기 제 1 하부 전극층상에 그와 동일한 면적을 갖고 차례로 적층 형성되는 산소 확산 방지막 그리고 제 1 하부 전극층보다 일함수가 큰 물질로 이루어진 제 2 하부 전극층과, 상기 제 1 하부 전극층,산소 확산 방지막,제 2 하부 전극층의 측면에 [제1하부전극층+산소확산방지막+제2하부전극층]보다 더높은 높이를 갖고 측벽 형태로 형성되는 제 3 하부 전극층과, 내부에 산소 확산 방지막을 갖는 제 1,2,3 하부 전극층의 표면과 층간 절연층의 일부에 걸쳐 형성되는 유전막을 포함하여 구성되는 것을 특징으로 하고, 본 발명의 반도체 소자의 커패시터 제조방법은 셀 트랜지스터등이 형성된 반도체 기판상에 층간 절연층을 형성하고 상기의 층간 절연층을 선택적으로 제거하여 콘택홀을 형성하는 공정과,상기의 콘택홀내에 매립되는 플러그층을 형성하는 공정과,상기 플러그층을 포함하는 층간 절연층의 표면에 산화물이 전도체인 금속 박막 또는 금속 산화막을 증착하여 상기의 플러그층을 통하여 반도체 기판에 형성된 전도성 영역에 콘택되는 제 1 하부 전극층을 형성하는 공정과, 상기 제 1 하부 전극층의 표면상에 산소 확산 방지막,제 1 하부 전극층보다 일함수가 큰 물질의 제 2 하부 전극층,실리콘 산화막층을 차례로 형성하는 공정과,상기 실리콘 산화막,제 2 하부 전극층,산소 확산 방지막,제 1 하부 전극층을 선택적으로 식각하여 일부의 하부 전극층을 형성하는 공정과,패터닝되어진 일부의 하부 전극층을 포함하는 전면에 제 2 하부 전극층과 동일 물질을 증착하고 에치백하여 제 3 하부 전극층을 형성하는 공정과,상기 실리콘 산화막을 제거하고 유전막층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 커패시터 구조 및 이의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 반도체 소자의 커패시터 구조 단면도이다.
본 발명의 반도체 소자의 커패시터는 셀 트랜지스터등이 형성된 반도체 기판(40)상에 선택적으로 콘택홀을 갖고 형성되는 층간 절연층(41)의 콘택홀내에 매립되는 플러그층(42)과, 상기 플러그층(42)에 콘택되어 형성되는 제 1 하부 전극층(43a)과, 상기 제 1 하부 전극층(43a)상에 그와 동일한 면적을 갖고 차례로 적층 형성되는 산소 확산 방지막(44a),제 2 하부 전극층(43b)과, 상기 제 1 하부 전극층(43a),산소 확산 방지막(44a),제 2 하부 전극층(43b)의 측면에 [제1하부전극층+산소확산방지막+제2하부전극층]보다 더높은 높이를 갖고 측벽 형태로 형성되는 제 3 하부 전극층(43c)과, 내부에 산소 확산 방지막(44a)을 갖는 제 1,2,3 하부 전극층(43a)(43b)(43c)의 표면과 층간 절연층(41)의 일부에 걸쳐 형성되는 유전막(45)을 포함하여 구성된다.
상기 플러그층(42)은 폴리 실리콘 또는 W 또는 Pt 등의 금속으로 형성된다.
그리고 제 1 하부 전극층(43a)은 Ru,Ir,Rh,Os,Sn등과 같은 산화물이 전도체인 금속 원소 또는 이러한 원소가 포함된 혼합체로 형성한다.
산소 확산 방지막(44a)으로는 실리콘 산화막 또는 실리콘 질화막등이 이용될 수 있다.
그리고 제 2 하부 전극층(43b)은 Pt 박막을 후속되는 패터닝 공정에서 에치백 공정으로 슬로프없이 패터닝하는 것이 가능하도록 10nm(±5%)의 두께의 Pt 박막으로 형성한다.
제 3 하부 전극층(43c)은 Pt 박막으로 형성한다.
상기와 같은 구조를 갖는 본 발명의 반도체 소자의 커패시터의 공정 순서는 다음과 같다.
도 5a내지 도 5f는 본 발명에 따른 반도체 소자의 커패시터 공정 단면도이고,도 6a내지 도 6e는 본 발명에 따른 커패시터 하부 전극의 형성에 관한 상세 공정 단면도이다.
본 발명의 커패시터의 하부 전극은 먼저, 도 5a에서와 같이, 셀 트랜지스터등이 형성된 반도체 기판(40)상에 층간 절연층(41)을 형성하고 상기의 층간 절연층(41)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 도 5b에서와 같이, 상기의 콘택홀내에 매립되는 플러그층(42)을 형성한다.
상기 플러그층(42)은 스텝 커버리지가 우수한 폴리 실리콘을 증착한후에 에치백 또는 CMP 공정으로 형성한다.
여기서, 상기 플러그층(42)을 폴리 실리콘이 아닌 W 또는 Pt 등의 금속을 사용하여 형성하는 것도 가능하다.
이어, 도 5c 에서와 같이, 상기 플러그층(42)을 포함하는 층간 절연층(41)의 표면에 산화물이 전도체인 금속 박막 또는 금속 산화막을 증착하여 상기의 플러그층(42)을 통하여 반도체 기판(40)에 형성된 전도성 영역에 콘택되는 제 1 하부 전극층(43a)을 형성한다.
여기서, 제 1 하부 전극층(43a)은 Ru,Ir,Rh,Os,Sn등과 같은 산화물이 전도체인 금속 원소 또는 이러한 원소가 포함된 혼합체가 사용될 수 있다.
그리고 상기 제 1 하부 전극층(43a)의 표면상에 산소 확산 방지막(44a)을 형성한다. 산소 확산 방지막(44a)으로는 실리콘 산화막 또는 실리콘 질화막등이 이용될 수 있다.
이어, 상기 산소 확산 방지막(44a)상에 제 2 하부 전극층(43b)을 형성한다.
제 2 하부 전극층(43b)은 Pt 박막을 후속되는 패터닝 공정에서 에치백 공정으로 슬로프없이 패터닝하는 것이 가능하도록 10nm(±5%)의 두께로 증착한다.
그리고 상기 제 2 하부 전극층(43b)의 표면에 실리콘 산화막(44b)층을 형성한다.
이어, 도 5d에서와 같이, 상기 실리콘 산화막(44b)의 표면에 포토레지스트층을 형성하고 선택적으로 패터닝한다.
그리고 패터닝되어진 포토레지스트층을 마스크로하여 상기 실리콘 산화막(44b),제 2 하부 전극층(43b),산소 확산 방지막(44a),제 1 하부 전극층(43a)을 선택적으로 식각한다.
이와 같은 하부 전극(전체가 아닌 일부) 패터닝 공정에 관하여 도 6a내지 도 6e를 참고하여 상세히 설명하면 다음과 같다.
먼저, 도 6a에서와 같이, 포토레지스트층(60)을 증착하고 리소그래피 공정으로 패터닝하고 패터닝된 포토레지스트층(60)을 마스크로하여 CHF3, CF4, C2F6, C2HF5, Ar, Cl2가스 등을 이용하여 실리콘 산화막을 에칭한다.
이어, 도 6b에서와 같이, Ar 가스 등을 이용하여 제 2 하부 전극층(43b)을 스퍼터 식각한다. 이때, 제 2 하부 전극층(43b)은 두께가 10nm 정도로 형성되었기 때문에 잔유물이 생기지 않는다.
그리고 도 6c에서와 같이, 다시 CHF3, CF4, C2F6, C2HF5, Ar, Cl2가스 등을 이용하여 산소 확산 방지막(44a)를 식각한다.
이어, 도 6d에서와 같이, 상기 식각 공정에서 마스크로 사용된 포토레지스트층(60)을 제거하고 도 6e에서와 같이, O2플라즈마를 이용하여 제 1 하부 전극층(43a)을 식각한다.
이와 같은 공정으로 커패시터의 하부 전극층의 일부가 형성되면 다음과 같은 공정으로 나머지의 하부 전극층을 형성한다.
도 5e에서와 같이, 패터닝되어진 일부의 하부 전극층을 포함하는 전면에 CVD 또는 스퍼터링 공정으로 Pt 박막을 증착하고 에치백하여 제 3 하부 전극층(43c)을 형성한다.
이때, 제 3 하부 전극층(43c)을 형성하기 위한 Pt 박막의 에치백 공정으로 Pt 박막은 패터닝되어진 [실리콘 산화막+제2하부전극층+산소확산방지막+제1하부전극층]의 측면에만 남는다.
여기서, 유전막(45)의 증착전에 산소 분위기에서 열처리하여 제 3 하부 전극층(43c)과 제 1 하부 전극층(43c)사이에 RuOx 박막을 형성할 수도 있다.
그리고 도 5f에서와 같이, 상기 실리콘 산화막(44b)을 제거하고 유전막(45)을 증착한다.
유전막(45)은 스텝 커버리지가 우수한 CVD 공정으로 증착한다.
이와 같은 커패시터 하부 전극의 형성 공정에 있어서 다음과 같이 그 구조를 달리하여 소자의 특성을 향상시키는 것도 가능하다.
도 7a내지 도 7c는 본 발명의 다른 실시예에 따른 커패시터의 구조 단면도이다.
먼저, 도 7a는 플러그층(42)과 제 1 하부 전극층(43a)의 반응을 방지하기 위한 확산 방지막(46)을 더 형성한 것이다.
그 구조는 셀 트랜지스터등이 형성된 반도체 기판(40)상에 선택적으로 콘택홀을 갖고 형성되는 층간 절연층(41)의 콘택홀내에 콘택홀의 상부 일부를 제외하고 매립되는 플러그층(42)과, 상기 플러그층(42)이 매립되지 않은 콘택홀내에 매립 형성되는 확산 방지막(46)과, 상기 확산 방지막(46)에 콘택되어 형성되는 제 1 하부 전극층(43a)과, 상기 제 1 하부 전극층(43a)상에 그와 동일한 면적을 갖고 차례로 적층 형성되는 산소 확산 방지막(44a),제 2 하부 전극층(43b)과, 상기 제 1 하부 전극층(43a),산소 확산 방지막(44a),제 2 하부 전극층(43b)의 측면에 [제1하부전극층+산소확산방지막+제2하부전극층]보다 더높은 높이를 갖고 측벽 형태로 형성되는 제 3 하부 전극층(43c)과, 내부에 산소 확산 방지막(44a)을 갖는 제 1,2,3 하부 전극층(43a)(43b)(43c)의 표면과 층간 절연층(41)의 일부에 걸쳐 형성되는 유전막(45)을 포함하여 구성된다.
상기 확산 방지막(46)은 TiN, TiW, TaN, TiAlN 등의 물질을 사용하여 형성한다.
그리고 도 7b는 확산 방지막(46)을 도 7a에서와 같이 형성한 것인데, 그 넓이를 플러그층(42)과 동일하게 형성한 것이 아니라 제 1,2,3 하부 전극층(43a)(43b)(43c)과 동일하게 형성한 것이다.
그러므로 플러그층(42)은 콘택홀내에 완전히 매립 형성되고 그 플러그층(42)에 콘택되어 확산 방지막(46)이 형성된다.
그리고 도 7c는 도 4에 설명한 본 발명의 커패시터의 하부 전극의 기본 구조에서 제 1,2 하부 전극층(43a)(43b)의 상하 표면에 제 1,2,3 점착층(Adhesion Layer)(47a)(47b)(47c)을 형성한 것이다.
그 구조는 셀 트랜지스터등이 형성된 반도체 기판(40)상에 선택적으로 콘택홀을 갖고 형성되는 층간 절연층(41)의 콘택홀내에 매립되는 플러그층(42)과, 상기 플러그층(42)에 콘택되어 형성되는 제 1 하부 전극층(43a)과, 상기 제 1 하부 전극층(43a)상에 그와 동일한 면적을 갖고 차례로 적층 형성되는 제 1 점착층(47a),산소 확산 방지막(44a),제 2 점착층(47b),제 2 하부 전극층(43b) 그리고 제 3 점착층(47c)과, 그들 측면에 [제1하부전극층+제1점착층+산소확산방지막+제2점착층+제2하부전극층+제3점착층]보다 더높은 높이를 갖고 측벽 형태로 형성되는 제 3 하부 전극층(43c)과, 내부에 산소 확산 방지막(44a)을 갖는 제 1,2,3 하부 전극층(43a)(43b)(43c)의 표면과 층간 절연층(41)의 일부에 걸쳐 형성되는 유전막(45)을 포함하여 구성된다.
이러한 제 1,2,3 점착층(47a)(47b)(47c)은 Ti, Ta 등의 물질을 사용하여 형성한다.
이와 같은 본 발명의 커패시터의 하부 전극에서 각층의 두께를 달리하여 접촉 저항 및 커패시터 유효 면적을 조절하는 것도 가능하다.
본 발명의 커패시터 및 그의 제조 공정에 의하면 고유전율을 갖는 유전막(45)과 직접 접촉하는 전극층을 Pt 박막으로 하고 Pt 박막의 특성에 의해 발생하는산소 확산에 의한 플러그층(42)의 산화 현상을 막아 전기적 특성의 열화가 없는 전극을 형성할 수 있다.
그리고 하부 전극층의 내부에 산소 확산 방지막을 내재시켜 유전막 형성 공정에서 발생하는 산소 확산을 방지할 수 있다.
또한, Ru, Ir 등과 같은 산화물이 전도체인 막을 1차 하부 전극층으로 사용하여 유전막 형성 공정에서 Pt 박막을 통하여 측면으로 산소가 확산되는 것을 막을 수 있다. 이는 산소의 측면 확산에 의한 플러그층의 산화를 방지한다.
이와 같은 본 발명의 반도체 소자의 커패시터 및 제조 공정에 의하면 다음과 같은 효과가 있다.
첫째, 유전막과 직접 접촉하는 전극 재료를 일함수가 큰 Pt를 사용하므로 전기적인 특성이 좋다.
둘째, Pt 박막의 패터닝시에 잔유물의 발생을 억제하고 단순한 에치백 공정으로 이를 진행하므로 공정이 단순화된다.
셋째, 유전막 형성 공정시에 내재된 산소 확산 방지막과 Ru 등의 금속으로 이루어진 제 1 하부 전극층이 산소의 확산을 막아 플러그층 등의 산화를 막아 소자의 특성을 향상시키는 효과가 있다.
넷째, 산소 확산 방지막의 두께를 조절하여 전극 구조를 달리 할 수 있으므로 커패시터의 유효 면적을 효과적으로 증가시킬 수 있다.
다섯째, Pt 박막과 Ru 박막의 접촉 면적을 최소화 하고, Pt 박막을 통해 확산된 산소에 의해 RuOx 박막이 형성되므로 유전막 형성시에 발생하는 부피 변화에 의한 커패시터의 열화 현상을 막을 수 있다.
Claims (8)
- 셀 트랜지스터등이 형성된 반도체 기판상에 선택적으로 콘택홀을 갖고 형성되는 층간 절연층의 콘택홀내에 매립되는 플러그층과,상기 플러그층에 콘택되어 산화물이 전도체인 물질로 형성되는 제 1 하부 전극층과,상기 제 1 하부 전극층상에 그와 동일한 면적을 갖고 차례로 적층 형성되는 산소 확산 방지막 그리고 제 1 하부 전극층보다 일함수가 큰 물질로 이루어진 제 2 하부 전극층과,상기 제 1 하부 전극층,산소 확산 방지막,제 2 하부 전극층의 측면에 [제1하부전극층+산소확산방지막+제2하부전극층]보다 더높은 높이를 갖고 측벽 형태로 형성되는 제 3 하부 전극층과,내부에 산소 확산 방지막을 갖는 제 1,2,3 하부 전극층의 표면과 층간 절연층의 일부에 걸쳐 형성되는 유전막을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 커패시터의 구조.
- 제 1 항에 있어서, 제 1 하부 전극층은 Ru,Ir,Rh,Os,Sn등과 같은 산화물이 전도체인 금속 원소 또는 이러한 원소가 포함된 혼합체인 것을 특징으로 하는 반도체 소자의 커패시터의 구조.
- 제 1 항에 있어서, 제 2 하부 전극층은 Pt 박막으로 10nm(±5%)의 두께인 것을 특징으로 하는 반도체 소자의 커패시터의 구조.
- 제 1 항에 있어서, 플러그층과 제 1 하부 전극층의 반응을 방지하기 위한 확산 방지막이 플러그층과 제 1 하부 전극층 사이에 더 구비되는 것을 특징으로 하는 반도체 소자의 커패시터의 구조.
- 제 1 항에 있어서, 제 1 하부 전극층의 상부 표면 그리고 제 2 하부 전극층의 상하 표면에 각각 형성되는 제 1,2,3 점착층을 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터의 구조.
- 셀 트랜지스터등이 형성된 반도체 기판상에 층간 절연층을 형성하고 상기의 층간 절연층을 선택적으로 제거하여 콘택홀을 형성하는 공정과,상기의 콘택홀내에 매립되는 플러그층을 형성하는 공정과,상기 플러그층을 포함하는 층간 절연층의 표면에 산화물이 전도체인 금속 박막 또는 금속 산화막을 증착하여 상기의 플러그층을 통하여 반도체 기판에 형성된 전도성 영역에 콘택되는 제 1 하부 전극층을 형성하는 공정과,상기 제 1 하부 전극층의 표면상에 산소 확산 방지막,제 1 하부 전극층보다 일함수가 큰 물질의 제 2 하부 전극층,실리콘 산화막층을 차례로 형성하는 공정과,상기 실리콘 산화막,제 2 하부 전극층,산소 확산 방지막,제 1 하부 전극층을 선택적으로 식각하여 일부의 하부 전극층을 형성하는 공정과,패터닝되어진 일부의 하부 전극층을 포함하는 전면에 제 2 하부 전극층과 동일 물질을 증착하고 에치백하여 제 3 하부 전극층을 형성하는 공정과,상기 실리콘 산화막을 제거하고 유전막층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
- 제 6 항에 있어서, 제 1 하부 전극층을 Ru,Ir,Rh,Os,Sn등과 같은 산화물이 전도체인 금속 원소 또는 이러한 원소가 포함된 혼합체로 형성하는 것을 특징으로 반도체 소자의 커패시터의 제조 방법.
- 제 6 항에 있어서, 유전막의 증착전에 산소 분위기에서 열처리하여 제 3 하부 전극층과 제 1 하부 전극층사이에 RuOx 박막을 더 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터의 제조 방법.
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