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KR100284780B1 - 위상 동기 루프 회로의 위상 락 검출 회로 - Google Patents

위상 동기 루프 회로의 위상 락 검출 회로

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Publication number
KR100284780B1
KR100284780B1 KR1019980014009A KR19980014009A KR100284780B1 KR 100284780 B1 KR100284780 B1 KR 100284780B1 KR 1019980014009 A KR1019980014009 A KR 1019980014009A KR 19980014009 A KR19980014009 A KR 19980014009A KR 100284780 B1 KR100284780 B1 KR 100284780B1
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KR
South Korea
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signal
circuit
capacitor
phase
constant current
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안태원
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윤종용
삼성전자주식회사
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Abstract

여기에 개시된 위상 락 검출 회로는 주파수 분주기를 가지는 위상 동기 루프회로의 출력 신호가 그것의 입력 신호에 위상 락되는 때를 검출한다. 상기 위상 락 검출 회로는, 상기 주파수 분주기에 의해서 분주된 출력 신호에 응답해서 허용 가능한 위상차에 상응하는 펄스 폭을 가지는 윈도우 신호를 발생하기 위한 윈도우 신호 발생 회로와, 상기 위상 동기 루프 회로의 입력 신호를 지연시키기 위한 지연 회로와, 상기 윈도우 신호 발생 회로와 상기 지연 회로에 연결되어 상기 지연된 입력 신호가 상기 윈도우 신호의 펄스 폭 내에 존재하는지 여부를 검출하여 검출 결과로서 검출 신호를 발생하기 위한 검출 회로, 그리고 상기 검출 회로에 연결되어, 상기 입력 신호와 상기 분주된 출력 신호가 소정 시간 위상 락 될 때 위상 락 신호를 발생하기 위한 위상 락 신호 발생 회로를 포함한다.

Description

위상 동기 루프 회로의 위상 락 검출 회로
본 발명은 위상 동기 루프 회로에 관한 것으로서, 구체적으로는 위상 동기 루프 회로의 출력 신호가 그것의 입력 신호에 위상 락되는 때를 검출하는 위상 락 검출 회로(phase lock detecting circuit)에 관한 것이다.
위상 동기 루프들(phase lock loops; PLLs)은 모뎀들과 컴퓨터 시스템용 동기 회로들과 같은 많은 전자 응용 분야들에서 찾을 수 있다. 일반적인 PLL은 입력 신호와 전압 제어 발진기(a voltage-controlled oscillator; VCO)의 출력 신호 사이의 위상차(phase difference)를 감시하기 위한 위상 검출기를 포함한다. 상기 위상 검출기는 업 제어 신호(up control signal) 및 다운 제어 신호(down control signal)를 발생하여 챠지 펌프로 하여금 루프 필터(loop filter)를 충전/방전하게 한다. 상기 루프 필터의 양단에 걸리는 루프 전압은 상기 VCO의 출력 주파수를 결정한다. 상기 챠지 펌프를 구동하는 상기 업 및 다운 제어 신호들은 상기 위상 검출기에 인가되는 신호들 사이의 소정의 위상 관계를 유지하도록 상기 VCO의 입력에 적절한 루프 노드 전압(proper loop node voltage)을 설정한다.
만약 입력 신호가 다른 동작 주파수로 벗어나거나 점프하면 PLL이 위상 락 상태를 벗어나는 것이 일반적이다. 입력 신호 및 출력 신호들이 위상 락되지 않은 상태 즉, 아웃-오브-락 상태(out-of-lock state)는 락 검출 회로에 의해서 검출될 수 있고, 다른 시스템 처리(other system processing)는 상기 PLL이 위상 락을 재 설정할 때까지 정지한다. 하나의 락 검출 스킴(lock detection scheme)은 PLL의 락 상태(lock status)를 확인하기 위해서 상기 업 제어 신호 및 다운 제어 신호를 감시한다. 만약 상기 업 제어 신호 및 다운 제어 신호가 펄스로 만들어지지 않으면(not pulsing), 상기 루프 노드 전압은 대체로 일정한 상태가 되고 PLL은 위상 락 상태에 있을 것이다. 상기 업 제어 신호 및 상기 다운 제어 신호가 상기 VCO의 입력 전압을 조정하기 위해서 루프 필터를 충전 또는 방전하는 펄스들을 꾸준히 발생하면, 상기 루프는 동작 상태에 있고 그리고 위상 락에서 벗어난다.
정상 동작 동안에, 루프 노드는 차지 펌프 회로를 통해서 계속해서 누설되고, 그것에 의해서 펄스들이 상기 VCO를 제어하는 상기 전압을 유지하게 한다. 그러나, 간헐적인 펄스들은 아웃-오브-락 상태를 나타내지 않을 것이다. 통상적인 락 검출 회로는 지연 회로를 포함하며, 상기 지연 회로는 소정의 펄스 폭보다 작은 위상 검출기로부터의 짧고 간헐적인 펄스들을 무시하도록 설계된 직렬 연결된 인버터들의 스트링(string)을 포함한다. 상기 업 및 다운 제어 신호들은 아웃-오브-락 상태를 트리거하는 적어도 상기 지연 회로의 그것만큼 긴 펄스 폭들을 가져야 한다. 불행하게도, 상기 업 및 다운 제어 신호들의 펄스 폭들은 온도 및 공정 변화(process variation)를 받기 쉽고 그 결과 위상 락을 확인하기 위한 제어 파라미터들(control parameters)로서 부적합하다. 상기 업 및 다운 제어 신호들의 펄스 폭들은 위상 검출기의 입력 신호들 간의 실질적인 위상 관계의 한정된 정확성을 가지는 단지 개략적인 표시기들(indicators)이다.
위상 동기 루프 회로를 사용하는 시스템이, 일반적으로, 위상 락이 유지되는 동안에만 정상적으로 동작하도록 설계되어야 한다는 것은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상술한 바와 같이, 온도, 공정 변화, 그리고 기타 다른 종류의 것에 의해서 락 검출 회로로부터 부정확한 위상 락 정보가 제공되면, 그것을 이용한 시스템의 오동작이 유발될 수 있다. 그러므로, 안정된 위상 락 정보를 제공하는 위상 락 검출 회로가 요구된다.
따라서 본 발명의 목적은 안정된 위상 락 정보를 제공할 수 있는 위상 락 검출 회로를 포함하는 위상 동기 루프 회로를 제공하는 것이다.
제1도는 본 발명에 따른 위상 락 검출 회로를 포함하는 위상 동기 루프 회로의 블록도.
제2도는 본 발명에 따른 위상 락 검출 회로의 블록도.
제3도는 제2도의 윈도우 신호 발생 회로 및 검출 회로의 상세 회로도.
제4도는 위상 동기 루프 회로의 입력 신호 및 출력 신호에 대한 1차 위상 락 검출 동작에 따른 타이밍도.
제5도는 본 발명의 바람직한 실시예에 따른 위상 락 신호 발생 회로의 상세 회로도. 그리고
제6도는 제5도의 락 신호가 발생되는 동작에 따른 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 위상 동기 루프 회로 100 : 위상 검출기
110 : 챠지 펌프 회로 120 : 루프 필터
130 : 전압 제어 발진기 140 : 주파수 분주기
200 : 위상 락 검출 회로 210 : 윈도우 신호 발생 회로
211, 220 : 지연 회로 230 : 검출 회로
240 : 위상 락 신호 발생 회로
[구성]
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 주파수 분주기를 가지는 위상 동기 루프 회로의 출력 신호가 그것의 입력 신호에 위상 락되는 때를 검출하는 위상 락 검출 회로에 있어서: 상기 주파수 분주기에 의해서 분주된 출력 신호에 응답해서 허용 가능한 위상차에 상응하는 펄스 폭을 가지는 윈도우 신호를 발생하기 위한 윈도우 신호 발생 회로와; 상기 위상 동기 루프 회로의 입력 신호를 지연시키기 위한 지연 회로와; 상기 윈도우 신호 발생 회로와 상기 지연 회로에 연결되어, 상기 지연된 입력 신호가 상기 윈도우 신호의 펄스 폭 내에 존재하는 지 여부를 검출하여 검출 결과로서 검출 신호를 발생하기 위한 검출 회로; 그리고 상기 검출 회로에 연결되어, 상기 입력 신호와 상기 분주된 출력 신호가 소정 시간 위상 락 될 때 위상 락 신호를 발생하기 위한 위상 락 신호 발생 회로를 포함하되, 상기 위상 락 신호 발생 회로는, 하나의 커패시터와, 제 1 정전류를 공급하는 제 1 정전류원과, 상기 제 1 정전류의 M배(M은 2 또는 그 보다 큰 정수)에 상응하는 제 2 정전류를 공급하는 제 2 정전류원과, 상기 캐패시터와 상기 제 1 정전류원에 연결되어 상기 입력 신호 및 상기 분주된 출력 신호가 위상 락되지 않는 제 1 상태 동안에 소정의 제어 신호 및 상기 검출 신호에 응답해서 상기 커패시터의 충전원으로서 상기 제 1 정전류를 전달하거나 상기 커패시터에 방전 경로를 제공하기 위한 제 1 수단과, 상기 캐패시터와 상기 제 2 정전류원에 연결되어, 상기 입력 신호 및 상기 분주된 출력 신호가 위상 락된 제 2 상태 동안에 상기 제어 및 검출 신호들에 응답해서 상기 커패시터의 충전원으로서 상기 제 2 정전류를 전달하거나 상기 커패시터에 방전 경로를 제공하기 위한 제 2 수단과, 그리고 상기 커패시터에 연결되어, 상기 커패시터의 양단에 걸리는 전압 레벨에 따라 상기 제어 신호를 출력하는 제 1 인버터를 포함하며, 상기 제 1 상태 동안에 상기 커패시터의 충전 시간은 그것의 방전 시간에 비해서 길고 그리고 상기 제 2 상태 동안에 상기 커패시터의 충전 시간은 그것의 방전 시간에 비해서 짧은 것을 특징으로 한다. 이 실시예에 있어서, 상기 제 1 상태 동안에 상기 제 1 수단에 의해서 제공되는 상기 방전 경로를 통해서 방전되는 전류의 양은 상기 제 2 정전류에 상응하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 상태 동안에 상기 제 2 수단을 의해서 제공되는 상기 방전 경로를 통해서 방전되는 전류의 양은 상기 제 1 정전류에 상응하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 인버터는 히스테리시스 특성을 가지는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 인버터에 연결되고, 상기 제어 신호의 반전 신호로서 그리고 상기 위상 락 검출 회로의 출력 신호로서 위상 락 신호를 출력하는 제 2 인버터를 부가적으로 포함하는 것을 특징으로 한다.
[작용]
이와 같은 장치에 의해서, 다른 정전류원들을 이용함으로써 입력 신호와 출력 신호가 소정의 시간 동안에 연속적으로 위상 락될 때를 기준하여 위상 락 신호가 히스테리시스 특성을 갖도록 할 수 있다.
[실시예]
제2도를 참조하면, 본 발명의 신규한 위상 락 검출 회로(200)에는 윈도우 신호 발생 회로(210), 지연 회로(220), 검출 회로(230), 그리고 위상 락 신호 발생 회로(240)가 제공된다. 상기 위상 락 신호 발생 회로(240)는 하나의 커패시터(CAP)를 구비하며, 상기 검출 회로(230)로부터 제공되는 검출 신호(DET)에 응답해서 위상 동기 루프 회로(1)의 입력 및 출력 신호들(fi) 및 (fo)이 소정 시간 동안 위상 락될 때 위상 락 신호(LOCK)를 다음과 같은 스킴에 따라 발생한다. 먼저, 상기 입력 및 출력 신호들(fi) 및 (fo)이 위상 락되는 상태 동안에 상기 커패시터(CAP)의 충전 시간이 그것의 방전 시간에 비해서 짧게 설정된다. 반면에 , 상기 입력 및 출력 신호들(fi) 및 (fo)이 위상 락되지 않은 상태 동안에 상기 커패시터(CAP)의 충전 시간이 그것의 방전 시간에 비해서 길게 설정한다. 그 결과, 상기 위상 락 신호(LOCK)가 히스테리시스 특성을 가져서 안정된 위상 락 정보가 본 발명에 따른 위상 락 검출 회로(200)에 의해서 제공된다.
제1도는 본 발명에 따른 위상 락 검출 회로(200)를 가지는 위상 동기 루프 회로(1)의 블록도이다. 제1도를 참조하면, 위상 동기 루프 회로(1)는 입력 주파수를 가지는 입력 신호(fi)에 응답해서 출력 주파수를 가지는 출력 신호(fo)를 발생한다. 위상 검출기(phase detector; 100)는 주파수 분주기(140)에 의해서 분주된 출력 신호(fo/N)가 상기 입력 신호(fi)에 앞서는 때를 검출하고 그리고 상기 입력 신호(fi)가 상기 분주된 출력 신호(fo/N)에 앞서는 때를 검출하여 그 검출 결과로서 펌프 업 신호(UP) 및 펌프 다운 신호(DOWN)를 발생한다. 여기서, 펌프 업 신호(UP) 및 펌프 다운 신호(DOWN) 중 하나가 활성화된 후 상기 신호들 사이의 위상차에 대응하는 시간이 경과한 후 나머지 신호가 활성화된다.
챠지 펌프 회로(charge pump circuit; 110)는 상기 펌프 업 신호(UP) 및 상기 펌프 다운 신호(DOWN)에 응답해서 챠지 펌프 신호를 발생한다. 상기 챠지 펌프 신호는 일반적으로 저역 통과 필터(low pass filter)인 루프 필터에 의해서 충분히 여과된다. 발진기(130)는 전압 제어 발진기(voltage-controlled oscillator; VCO) 또는 전류 제어 발진기(current-controlled oscillator)로서 구현 가능하다. 상기 전압 제어 발진기(130)는 상기 여과된 신호에 응답하여서 상기 출력 주파수를 가지는 상기 출력 신호(fo)를 발생한다. 상기 전압 제어 발진기(130)의 출력 발진은 상기 출력 신호(fo)이다.
위상 락 검출 회로(phase lock detecting circuit; 200)는 상기 위상 동기 루프 회로(1)에 연결되며, 상기 입력 신호(fi) 및 상기 주파수 분주기 (140)에 의해서 분주된 출력 신호(fo/N)에 응답해서 상기 위상 동기 루프 회로(1)의 위상 락 상태(phase lock status)와 아웃-오브-락 상태(out-of-lock status)를 알리는 위상 락 신호(LOCK)를 발생한다. 본 발명에 따른 위상 동기 루프 회로(1)를 사용하는 시스템에서는, 상기 위상 락 신호(LOCK)가 위상 락 상태를 알리는 동안에만 상기 위상 동기 루프 회로(1)의 출력 신호(fo)가 사용된다.
제2도를 참조하면, 본 발명에 따른 위상 락 검출 회로(200)의 블록도가 도시되어 있다. 위상 락 검출 회로(200)는 윈도우 신호 발생 회로(window signal generating circuit; 210), 지연 회로(delay circuit; 220), 검출 회로(detecting circuit; 230), 위상 락 신호 발생 회로(phase lock signal generating circuit; 240)를 포함한다.
상기 윈도우 신호 발생 회로(210)는 제1도에 도시된 VCO(130)의 출력이 주파수 분주기 (140)에 의해서 분주된 출력 신호(fo/N)에 응답해서 허용 가능한 위상차(acceptable phase error)에 상응하는 펄스 폭을 가지는 윈도우 신호(WS)를 발생한다. 상기 지연 회로(220)는 PLL의 입력 신호(fi)를 소정 시간 지연시켜 지연된 입력 신호(DFi )를 출력한다. 상기 검출 회로(230)는 상기 지연된 입력 신호(DFi)의 상승 에지(rising edge) 또는 하강 에지(falling edge)가 상기 윈도우 신호(WS)의 펄스 폭 내에 존재하는 지의 여부를 검출하여 검출 결과로서 검출 신호(DET)를 발생한다. 상기 락 신호 발생 회로(240)는 상기 검출 신호(DET)에 응답해서 상기 입력 신호(fi)와 상기 분주된 출력 신호(fo/N)가 소정 시간 동안 위상 락될 때 위상 락 신호(phase lock signal; LOCK)를 발생한다. 상기 위상 락 신호 발생 회로(240)는 이후 상세히 설명된다.
제3도는 제1도의 윈도우 신호 발생 회로(210) 및 검출 회로(230)의 상세 회로도이다. 그리고 제4도는 제3도의 검출 동작에 따른 타이밍도이다. 제3도 및 제4도를 참고하여, 검출 동작이 상세히 설명된다.
먼저, 윈도우 신호 발생 회로(210)는 하나의 지연 회로(211)와 하나의 AND 게이트(212)로 구성된다. 상기 지연 회로(211)는 PLL 내의 주파수 분주기 (140)에 의해서 분주된 출력 신호(fo/N)를 받아들여서 소정 시간 지연시키고 그리고 상기 지연된 출력 신호를 반전시킨다. 상기 AND 게이트(212)는 상기 분주된 출력 신호(fo/N)와 상기 지연 회로(211)의 출력(DFBo)에 응답해서, 제4도에 도시된 바와 같이, 윈도우 신호(WS)를 발생한다. 상기 윈도우 신호(WS)의 펄스 폭은 PLL의 허용 가능한 위상차(phase error)에 상응한다.
이와 동시에, 지연 회로(220)는 PLL의 입력 신호(fi)를 소정 시간 지연시키며, 상기 지연 회로(220)에 의해서 지연되는 시간(T1)이 윈도우 신호 발생 회로(210)에 의해서 지연되는 시간 (T1)의 절반(T1=T2/2)에 상응하도록 설정되는 것이 바람직하다.
상기 검출 회로(230)는 상기 윈도우 신호(WS)를 받아들이는 제 1 입력 단자(D), 클럭으로서 상기 지연 회로(220)의 출력(DFi)을 받아들이는 클럭 단자(CK), 상기 검출 신호(DET)를 출력하는 제 1 출력 단자(Q), 그리고 상기 검출 신호(DET)의 상보 신호(DETB)를 출력하는 제 2 출력 단자(QB)를 가지는 플립플롭으로 구성된다. 상기 검출 회로(230)의 플립플롭은 상기 출력(DFi)의 상승 에지에서 상기 윈도우 신호(WS)를 래치한다. 이때, 상기 출력(DFi)의 상승 에지에서 상기 윈도우 신호(WS)가 로우 레벨이면, 플립플롭의 출력(DET)은 로우 레벨이다. 즉, 입력 신호(fi)와 출력 신호(fo/N)가 아웃-오브-락 상태(out-of-lock status)에 있음을 의미한다. 상기 출력(DFi)의 상승 에지에서 상기 윈도우 신호(WS)가 하이 레벨이면, 상기 플립플롭의 출력(DET)은 하이 레벨이다 즉, 입력 신호(fi)와 출력 신호(fo/N)가 위상 락 상태에 있음을 의미한다.
제5도는 본 발명에 따른 위상 락 신호 발생 회로의 상세 회로도이다. 제5도를 참조하면, 위상 락 신호 발생 회로(240)는 제 1 정전류(I)를 공급하는 제 1 정전류원(241), 상기 제 1 정전류(I)의 M배(여기서 , M은 2 또는 그 보다 큰 정수)에 상응하는 제 2 정전류(MI)를 공급하는 제 2 정전류원(242), 하나의 커패시터(CAP), 상기 커패시터(CAP)의 일단자에 연결되는 제 1 인버터(INVl), 그리고 상기 제 1인버터(INV1)의 출력(ACQ)를 반전시킨 위상 락 신호(LOCK)를 출력하는 제 2 인버터(INV2)를 포함한다. 그리고, 상기 위상 락 신호 발생 회로(240)는 상기 커패시터(CAP)의 일단자(N1)에 각각 연결되는 제 1 충방전 회로(first charging/disch arging circuit; 243)와 제 2 충방전 회로(second charging/discharging circuit; 244)를 포함한다.
상기 제 1 충방전 회로(243)는 제3도의 검출 회로(230)로부터 제공되는 검출 신호(DET)와 상기 제 1 인버터(INV1)의 출력(ACQ, 이하, 스위칭 제어 신호라 칭함)에 응답해서 동작하는 스위치 회로(245) 및 전류 미러(246)로 구성된다. 여기서, 상기 스위칭 제어 신호(ACQ)는 인버터(INV2)를 통해서 위상 락 검출 회로(200)의 출력 신호로서 위상 검출 신호(LOCK)에 상보적이다. 여기서, 상기 제 1 인버터(INV1)는 히스테리시스 특성을 가지는 인버터 또는 CMOS 인버터로서 구현 가능하다.
상기 스위치 회로(245)는 2 개의 NMOS 트랜지스터들(MN1) 및 (MN2)과 하나의 PMOS 트랜지스터(MP3)로 구성된다. 상기 트랜지스터들(MN1) 및 (MP3)의 전류 통로들은 상기 제 2 정전류원(242)과 노드 (N2) 사이에 직렬로 순차로 형성되고, 그것의 게이트들은 상기 스위치 제어 신호(ACQ)와 상기 검출 신호(DET)에 의해서 각각 제어된다. 상기 트랜지스터(MN2)의 전류 통로는 상기 제 2 정전류원(242)과 상기 커패서터(CAP)의 일단자(N1) 사이에 형성되고, 그것의 게이트는 상기 스위칭 제어 신호(ACQ)에 의해서 제어된다.
상기 전류 미러(246)는 3 개의 NMOS 트랜지스터들(MN4)-(MN6)로 구성된다. 상기 NMOS 트랜지스터(MN4)의 전류 통로는 상기 노드 (N2)와 접지 사이에 형성되고, 그것의 게이트는 상기 노드 (N2)에 연결된다. 상기 NMOS 트랜지스터(MN5)의 전류 통로는 상기 커패시터(CAP)의 일단자(N1)와 접지 사이에 형성되고, 그것의 게이트는 상기 노드(N2) 및 상기 NMOS 트랜지스터(MN4)의 게이트에 공통으로 연결된다. 상기 NMOS 트랜지스터(MN6)의 전류 통로는 상기 트랜지스터들(MN4) 및 (MN5)의 게이트들이 연결된 접속점 즉, 노드 (N2)와 접지 사이에 형성되고, 그것의 게이트는 상기 검출 신호(DET)에 의해서 제어된다.
상기 제 2 충방전 회로(244)는 2 개의 PMOS 트랜지스터들(MP1) 및 (MP2)과 NMOS 트랜지스터(MN3)를 포함하는 스위치 회로(247)와 2 개의 NMOS 트랜지스터들 (MN7) 및 (NM8)을 포함하는 전류 미러(248)로 구성된다.
상기 트랜지스터들(MP1) 및 (MN3)의 전류 통로들은 상기 제 2 정전류원(242)과 상기 커패시터(CAP)의 일단자(N1) 사이에 형성되고, 그것의 게이트들은 상기 신호들(ACQ) 및 (DET)에 의해서 각각 제어된다. 상기 트랜지스터(MP2)의 전류 통로는 상기 제 1 정전류원(241)과 노드 (N3) 사이에 형성되고, 그것의 게이트는 상기 신호(ACQ)에 의해서 제어된다. 상기 전류 미러(248)를 구성하는 상기 트랜지스터들(MN7) 및 (MN8)의 전류 통로들은 상기 커패시터(CAP)의 일단자(N1) 및 접지 사이에 그리고 상기 노드(N3) 및 접지 사이에 각각 형성되고, 그것의 게이트들은 상기 노드 (N3)에 공통으로 연결된다.
제6도는 위상 락 신호를 발생하는 동작에 따른 타이밍도이다. 제3도 및 제4도를 참조하여서 1차로 입력 신호(fi)와 주파수 분주기에 의해서 분주된 출력 신호(fo/N)가 위상 락되는 동작이 설명되었다. 이를 근거로 하여, 이하 제5도 및 제6도를 참조하여 위상 락 신호(DET)가 발생되는 동작이 이하 상세히 설명된다.
PLL이 동작하기 시작하는 초기 상태에서는, 커패시터(CAP)에 축적된 전하가 없기 때문에, 제6도에 도시된 바와 같이, 위상 락 신호(LOCK)는 로우 레벨 즉, 아웃-오브-락 상태로 유지된다. 이러한 초기 상태에서, 인버터(INV1)의 출력인 스위칭 제어 신호(ACQ)는 하이 레벨이다. 상기 하이 레벨의 스위치 제어 신호(ACQ)에 의해서 제어되는 스위칭 회로들(245) 및 (247)의 트랜지스터들 중 NMOS 트랜지스터들(MN1) 및 (MN2)은 턴-온되고 PMOS 트랜지스터들(MP1) 및 (MP2)은 턴-오프된다. 이때, 입력 신호(fi)와 출력 신호(fo/N)가 위상 락되지 않으면, 검출 신호(DET)는 로우 레벨이 된다. 그 결과, 그것에 의해서 제어되는 PMOS 트랜지스터(MP3) 및 NMOS 트랜지스터(MN3)는 각각 턴-온 및 턴-오프된다.
상기 신호들(ACQ) 및 (DET)이 각각 하이 레벨과 로우 레벨인 상태에서는, 상기 커패시터(CAP)에 대한 방전 동작이 수행된다. 구체적으로 설명하면, 턴-온된 NMOS 트랜지스터(MN2)를 통해서 커패시터(CAP)가 충전원으로서 제 1 정전류(I)에 의해서 충전되더라도, 전류 미러(246)가 활성화 상태(즉, 노드 N2가 트랜지스터들 MN1 및 MP3을 통해서 제 2 정전류에 의해서 충전되기 때문에, NMOS 트랜지스터 MN5를 통해서 그에 상응하는 전류가 반복됨)에 있기 때문에 (M-1)I의 전류에 상응하는 전하들이 커패시터(CAP)로부터 방전된다(즉, (M-1)/C의 기울기로 방전됨). 그 결과로서, 노드 (N1)의 전압(Vcap)은 0V로 유지된다.
그 다음에, 제6도에 도시된 바와 같이, 아웃-오브-락 상태에서 입력 신호(fi)와 분주된 출력 신호(fo/N)가 위상 락되면, 검출 신호(DET)는 하이 레벨이 되어서 상기 커패시터(CAP)에 대한 충전 동작이 수행된다. 구체적으로 설명하면, 상기 검출 신호(DET)에 의해서 제어되는 트랜지스터들(MN3), (MN6), 그리고 (MP3) 중 PMOS 트랜지스터(MP3)는 턴-오프되고, 그리고 그것 중 NMOS 트랜지스터들(MN3) 및 (MN6)은 턴-온되어서, 전류 미러(246)는 비활성화된다. 그 결과, 커패시터(CAP)는 NMOS 트랜지스터(MN2)를 통해서 충전원으로서 제 1 정전류(I1)에 의해서 서서히 충전된다. 즉, 노드 (N1)의 전압(Vcap)은 1/C의 기울기(C는 커패시터의 용량)를 가지고 증가된다.
계속해서, 아웃-오브-락 상태에서 다시 입력 신호(fi)와 분주된 출력 신호(fo/N)가 위상 락되지 않으면, 상기 커패시터(CAP)에 대한 방전 동작이 수행되고 그리고 상기 입력 신호(fi) 및 상기 분주된 출력 신호(fo/N)가 위상 락되면, 상기 커패시터(CAP)에 대한 충전 동작이 다시 수행된다. 아웃-오브-락 상태에서 상기 입력 및 분주된 출력 신호들(fi) 및 (fo/N)이 소정 시간 (T1) 동안 위상 락되면, 제 1 인버터(INV1)의 출력 즉, 스위칭 제어 신호(ACQ)는 로우 레벨이 되고 위상 락 신호(LOCK)는 하이 레벨이 되는 위상 락 상태를 나타낸다. 여기서 , 상기 소정 시간 (T1)은 노드 (N1)의 전압(Vcap)이 제 1 인버터(INV1)의 드레솔드 전압(threshold voltage)에 도달되는 시간을 나타내며, 상기 시간 (T1)이 PLL 설계자에 의해서 결정됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 즉, 입력 신호(fi)와 출력 신호(fo/N)가 연속해서 몇 번 위상 락될 때 PLL의 출력 신호(fo)가 유효한 신호(valid signal)임을 알리는 위상 락 신호(LOCK)가 발생되도록 상기 커패시터(CAP)의 용량 그리고/또는 제 1 인버터(INV1)의 드레솔드 전압이 설정될 수 있다.
일단 위상 락 상태가 되면, 충전 경로 및 방전 경로가 아웃-오브-락 상태와 반대로 전환된다. 즉, 스위칭 제어 신호(ACQ)가 하이 레벨에서 로우 레벨이 되기 때문에, 스위치 회로들(245) 및 (247)를 구성하는 트랜지스터들(MN1), (MN2), (MP1), 그리고 (MP2) 중 NMOS 트랜지스터들(MN1) 및 (MN2)은 턴-오프되고, 그것들중 PMOS 트랜지스터들(MP1) 및 (MP2)은 턴-온된다. 그 결과로서, 전류 미러(246)는 비활성화되고, 전류 미러(248)는 활성화된다.
이러한 위상 락 상태에서, 검출 신호(DET)가 로우 레벨이 되면 즉, 입력 신호(fi)와 분주된 출력 신호(fo/N)가 아웃-오브-락 상태가 되면, 커패시터(CAP)에 대한 방전 동작이 수행된다. 전류 미러(248)의 NMOS 트랜지스터(MN7)를 통해서 커패시터(CAP)가 방전된다. 그러므로, 위상 락 상태에서는, 상기 커패시터(CAP)가 NMOS 트랜지스터(MN8)에 공급되는 제 1 정전류(MN8) 만큼 방전되는 반면에, 전술한 아웃-오브-락 상태에서는, 상기 커패시터(CAP)가 제 2 정전류(Ml)가 공급되는 전류 미러(246)를 통해서 (M-1)I 만큼 방전된다.
그 다음에, 위상 락 상태가 계속되는 동안에 입력 신호(fi)와 분주된 출력 신호(fo/N)가 위상 락되면 즉, 검출 신호(DET)가 하이 레벨이 되면, 커패시터에 대한 충전 동작이 수행된다. 구체적으로 설명하면, 커패시터(CAP)는 스위치 회로(247)의 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN3)를 통해서 제 2 정전류(MI)에 의해서 충전된다. 반면에, 전류 미러(248)를 통해서 제 1 정전류(I) 만큼 방전되기 때문에, 상기 커패시터(CAP)는 (M-1)I 만큼 충전된다.
만약 위상 락 상태 동안에 입력 신호(fi)와 분주된 출력 신호(fo/N)가, 제6도에 도시된 바와 같이, 소정 시간 (T2) 동안 위상 락되지 않으면 즉, 노드 (N1)의 전압(Vcap)이 제 1 인버터(INV1)의 드레솔드 전압(Vth2) 이하로 낮아지면, 신호들(ACQ) 및 (LOCK)은 각각 하이 레벨과 로우 레벨이 되어서 PLL의 아웃-오브-락 상태가 된다. 이때, 상기 커패시터(CAP)의 충전 경로 및 방전 경로는 위상 락 상태와 반대로 전환된다.
앞서 설명된 바와 같이, 아웃-오브-락 상태에서는 커패시터(CAP)의 방전 경로는 제 2 정전류(MI)를 반복하는 전류 미러(246)에 의해서 제공되고, 상기 커패시터(CAP)는 제 1 정전류(I)에 의해서 충전된다. 즉, PLL의 아웃-오브-락 상태 동안에 커패시터(CAP)의 방전 동작이 그것의 충전 동작에 비해서 빠르게 수행된다. 한편, 위상 락 상태 동안에 상기 커패시터(CAP)의 방전 경로는 제 1 정전류(I)를 반복하는 전류 미러(248)에 의해서 제공되고, 상기 커패시터(CAP)는 제 2 정전류(MI)에 의해서 충전된다. 즉, PLL의 위상 락 상태 동안에 상기 커패시터(CAP)의 방전동작이 그것의 충전 동작에 비해서 느리게 수행된다.
상기한 바와 같이, 락 상태가 아웃-오브-락 상태에서 위상 락 상태로 또는 위상 락 상태에서 아웃-오브-락 상태로 천이될 때 노드의 전압 (Vcap)은 히스테리시스 특성에 따라 변화된다. 결과적으로, 커패시터에 대한 충/방전 동작들이 선형적이고 그리고 대칭적으로 수행되기 때문에, 안정된 상태의 위상 락 정보가 본 발명에 따른 위상 락 검출 회로에 의해서 얻어질 수 있다. 또한, 전류 미러를 사용함으로써 공정 변화에도 안정적으로 예측 가능한 위상 락 결과를 얻을 수 있다.

Claims (13)

  1. 주파수 분주기를 가지는 위상 동기 루프 회로의 출력 신호가 그것의 입력 신호에 위상 락되는 때를 검출하는 위상 락 검출 회로에 있어서: 상기 주파수 분주기에 의해서 분주된 출력 신호에 응답해서 허용 가능한 위상차에 상응하는 펄스 폭을 가지는 윈도우 신호를 발생하기 위한 윈도우 신호 발생 회로와; 상기 위상 동기 루프 회로의 입력 신호를 지연시키기 위한 지연 회로와; 상기 윈도우 신호 발생 회로와 상기 지연 회로에 연결되어, 상기 지연된 입력 신호가 상기 윈도우 신호의 펄스 폭 내에 존재하는 지 여부를 검출하여 검출 결과로서 검출 신호를 발생하기 위한 검출 회로; 그리고 상기 검출 회로에 연결되어, 상기 입력 신호와 상기 분주된 출력 신호가 소정 시간 위상 락 될 때 위상 락 신호를 발생하기 위한 위상 락 신호 발생 회로를 포함하되, 상기 위상 락 신호 발생 회로는, 하나의 커패시터와, 제 1 정전류를 공급하는 제 1 정전류원과, 상기 제 1 정전류의 M배(M은 2 또는 그 보다 큰 정수)에 상응하는 제 2 정전류를 공급하는 제 2 정전류원과, 상기 캐패시터와 상기 제 1 정전류원에 연결되어, 상기 입력 신호 및 상기 분주된 출력 신호가 위상 락되지 않는 제 1 상태 동안에 소정의 제어 신호 및 상기 검출 신호에 응답해서 상기 커패시터의 충전원으로서 상기 제 1 정류를 전달하거나 상기 커패시터에 방전 경로를 제공하기 위한 제 1 수단과, 상기 캐패시터와 상기 제 2 정전류원에 연결되어, 상기 입력 신호 및 상기 분주된 출력 신호가 위상 락된 제 2 상태 동안에 상기 제어 및 검출 신호들에 응답해서 상기 커패시터의 충전원으로서 상기 제 2 정전류를 전달하거나 상기 커패시터에 방전 경로를 제공하기 위한 제 2 수단, 그리고 상기 커패시터에 연결되어, 상기 커패시터의 양단에 걸리는 전압 레벨에 따라 상기 제어 신호를 출력하는 제 1 인버터를 포함하며, 상기 제 1 상태 동안에 상기 커패시터의 충전 시간은 그것의 방전 시간에 비해서 길고 그리고 상기 제 2 상태 동안에 상기 커패시터의 충전 시간은 그것의 방전 시간에 비해서 짧은 것을 특징으로 하는 위상 락 검출 회로.
  2. 제1항에 있어서, 상기 제 1 상태 동안에 상기 제 1 수단에 의해서 제공되는 상기 방전 경로를 통해서 방전되는 전류의 양은 상기 제 2 정전류에 상응하는 것을 특징으로 하는 위상 락 검출 회로.
  3. 제1항에 있어서, 상기 제 2 상태 동안에 상기 제 2 수단을 의해서 제공되는 상기 방전 경로를 통해서 방전되는 전류의 양은 상기 제 1 정전류에 상응하는 것을 특징으로 하는 위상 락 검출 회로.
  4. 제1항에 있어서, 상기 제 1 인버터는 히스테리시스 특성을 가지는 것을 특징으로 하는 위상 락 검출 회로.
  5. 제4항에 있어서, 상기 제 1 인버터에 연결되고, 상기 제어 신호의 반전 신호로서 그리고 상기 위상 락 검출 회로의 출력 신호로서 위상 락 신호를 출력하는 제 2 인버터를 부가적으로 포함하는 것을 특징으로 하는 위상 락 검출 회로.
  6. 제1항에 있어서, 상기 윈도우 신호 발생 회로는, 상기 분주된 출력 신호를 지연시키고 그리고 상기 지연 및 분주된 출력 신호를 반전시키는 수단 및; 상기 출력 신호를 받아들이는 제 1 입력 단자, 상기 반전, 지연 및 분주된 출력 신호를 받아들이는 제 2 입력 단자, 그리고 상기 윈도우 신호를 출력하는 출력 단자를 가지는 AND 게이트를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
  7. 제6항에 있어서, 상기 입력 신호의 지연 시간은 상기 분주된 출력 신호의 지연 시간의 절반인 것을 특징으로 하는 위상 락 검출 회로.
  8. 제2항에 있어서, 상기 제 1 수단은, 상기 제 1 상태 동안에, 상기 검출 신호가 발생될 때 상기 제어 신호에 응답해서 상기 제어 신호에 응답해서 상기 제 1 정전류를 상기 커패시터의 충전원으로서 공급하고 그리고 상기 검출 신호가 발생되지 않을 때 상기 제어 신호에 응답해서 상기 제 2 정전류를 전달하는 스위치 회로 및; 상기 커패시터에 연결되고, 상기 제 1 상태 동안에 상기 커패시터의 방전 경로를 제공하는 전류 미러를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
  9. 제8항에 있어서, 상기 스위치 회로는, 상기 제 1 정전류원과 상기 커패시터 사이에 형성되는 전류 통로, 그리고 상기 제어 신호를 받아들이는 게이트를 가지는 제 1 NMOS 트랜지스터와; 상기 제 2 정전류원에 연결되는 드레인, 상기 제어 신호를 받아들이는 게이트, 그리고 소오스를 가지는 제 2 NMOS 트랜지스터 및; 상기 제 1 NMOS 트랜지스터의 소오스 및 상기 전류 미러 사이에 형성되는 전류 통로, 그리고 상기 검출 신호를 받아들이는 게이트를 가지는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
  10. 제8항에 있어서, 상기 전류 미러는, 상기 커패시터에 연결되는 드레인, 접지 전압을 받아들이는 소오스, 그리고 게이트를 가지는 제 1 NMOS 트랜지스터와; 상기 스위치 회로에 연결되는 드레인, 상기 접지 전압을 받아들이는 소오스, 그리고 상기 제 1 NMOS 트랜지스터의 게이트에 연결되는 게이트를 가지는 제 2 NMOS 트랜지스터 및; 상기 제 1 및 제 2 NMOS 트랜지스터들의 게이트들의 접속점 및 상기 접지 전압 사이에 형성되는 전류 통로, 그리고 상기 검출 신호를 받아들이는 게이트를 가지는 제 3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
  11. 제2항에 있어서, 상기 제 2 수단은, 상기 제 2 상태 동안에, 상기 검출 신호가 발생될 때 상기 제어 신호에 응답해서 상기 제 2 정전류를 상기 커패시터의 충전원으로서 공급하고 그리고 상기 검출 신호가 발생되지 않을 때 상기 제어 신호에 응답해서 상기 제 1 정전류를 전달하는 스위치 회로 및; 상기 커패시터에 연결되며, 상기 제 2 상태 동안에 상기 커패시터의 방전 경로를 제공하는 전류 미러를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
  12. 제11항에 있어서, 상기 스위치 회로는, 상기 제 2 정전류원에 연결되는 소오스, 상기 제어 신호를 받아들이는 게이트, 그리고 드레인을 가지는 제 1 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 드레인 및 상기 커패시터 사이에 형성되는 전류 통로, 그리고 상기 검출 신호를 받아들이는 게이트를 가지는 NMOS 트랜지스터 및; 상기 제 1 정전류원 및 상기 전류 미러 사이에 형성되는 전류 통로, 그리고 상기 제어 신호를 받아들이는 게이트를 가지는 제 2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
  13. 제11항에 있어서, 상기 전류 미러는, 상기 스위치 회로 및 접지 전압 사이에 형성되는 전류 통로, 그리고 게이트를 가지는 제 1 NMOS 트랜지스터 및; 상기 커패시터 및 상기 접지 전압 사이에 형성되는 전류 통로, 그리고 상기 제 1 NMOS 트랜지스터의 게이트에 연결되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 위상 락 검출 회로.
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