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KR100282287B1 - 과전압에 대한 보호 - Google Patents

과전압에 대한 보호 Download PDF

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KR100282287B1
KR100282287B1 KR1019950705543A KR19950705543A KR100282287B1 KR 100282287 B1 KR100282287 B1 KR 100282287B1 KR 1019950705543 A KR1019950705543 A KR 1019950705543A KR 19950705543 A KR19950705543 A KR 19950705543A KR 100282287 B1 KR100282287 B1 KR 100282287B1
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KR
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transistor
terminal
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gate
output
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조셉 도글라스 워트
리차드 로렌스 둔칸
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
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Abstract

본 발명은 버스(bus) 전압 크기가 내부 전원 전압을 초과하거나 버퍼의 전력이 차단된 때 버스로부터 내부 전원으로의 전하 누설을 방지하는 출력 버퍼와 입력/출력 버퍼를 제공한다. 격리 트랜지스터(140)가 버스에 연결된 출력단자(YIO)와 내부 전원(VDDI) 사이에 풀-업 트랜지스터(130)와 직렬로 연결된다. 인에이블신호(EN)와 데이타 입력 신호(A)에 응답하여 풀-업 트랜지스터(130)를 제어하는 회로는 또한 격리 트랜지스터(140)를 제어하여 드라이버가 인에이블되고 풀-업 트랜지스터(130)가 온 되면 격리 트랜지스터(140)가 또한 온되어 풀-업 트랜지스터(130)가 출력 단자(YIO)를 구동시키게 한다. 회로와 격리 트랜지스터(140)의 게이트 사이에는 드라이버가 디스에이블된 때 회로로부터 게이트를 격리하기 위해 또다른 트랜지스터(146)가 제공된다. 이와같이, 드라이버가 디스에이블되면 회로는 격리 트랜지스터를 제어하지 못한다. 대신에, 격리 트랜지스터(140)는 격리 트랜지스터(140)의 게이트와 출력 단자(YIO) 사이에 연결된 관통 트랜지스터(156)에 의해 제어된다. 드라이버가 인에이블되면 관통 트랜지스터(156)는 오프된다. 드라이버가 디스에이블되어 출력 단자상의 전압의 크기가 미리 결정된 값을 초과하면 관통 트랜지스터(156)가 온되고 격리 트랜지스터(140)를 오프시킨다. 특정 실시예에서 격리 트랜지스터(140)는 PMOS 트랜지스터이다. 격리 트랜지스터(140)의 드레인은 백게이트에 연결되어 드레인/백게이트 다이오드를 오프시킨다.

Description

[발명의 명칭]
과전압에 대한 보호
[발명의 분야]
본 발명은 과전압에 대한 보호에 관한것으로, 특히 버퍼 출력상의 전압 크기가 버퍼 내부 전원 전압을 초과하거나 버퍼 전원이 차단된때 출력과 입력/출력 버퍼에서의 전하 누설(charge leakage)을 방지하는 것에 관한 것이다.
[관련기술의 설명]
전자시스템은 때로 상이한 공급전압에 의해 전력 공급 받는 모듈들을 결합한다. 예컨대, 배터리에 의해 전력 공급 받는 랩 탑, 노트북 그리고 휴대용 컴퓨터에 있어서, 3.0V 또는 3.3V전압에 의해 전력 공급 받는 모듈들도 있으며 5.0V전압에 의해 전력 공급 받는 모듈들도 있다. 3.3V와 같은 저전원 전압을 사용함으로써 전력 소비가 감소되고 배터리가 재충전되거나 교체되기 전에 시스템 작동 시간이 연장될 수 있다. 그러나, 디스크 드라이브와 같은 모듈은 더 높은 전압에 의해 전력 공급 받는 경우 더욱 잘 가동되기 때문에 5.0V에 의해 전력 공급 받는다.
3.3V 모듈과 5.0V 모듈이 공통 버스(bus)에 연결되고 5.0V 모듈이 5.0V 신호로 버스를 구동시키면, 버스와 3.3V 전원 사이에 전하 누설 경로가 형성될 수 있다. 예컨대, 3.3V 모듈의 입력/출력 버퍼의 출력 드라이버가 3.3V 전압과 버스사이에 연결된 PMOS 풀업(pull-up) 트랜지스터를 포함한다고 가정하자. 버스가 5.0V 모듈에 의해 구동되면, 3.3V 모듈은 3.3V로 PMOS 트랜지스터 게이트를 구동시켜 트랜지스터를 오프시킴으로써 버스를 3상태화 한다. 버스 전압이 5.0V로 상승하면, PMOS 트랜지스터가 턴온되어 버스와 3.3V 전원 사이에 도전 채널을 제공한다. 또한, PMOS 트랜지스터 백게이트는 일반적으로 3.3V로 유지되므로, 드레인/백게이트 다이오드가 온되어 버스와 3.3V 전원 사이에 또다른 도전 통로를 제공한다. 바람직하지 못한 결과로서 버스를 로딩시키고, "버스 쟁탈(bus conteution)"을 유발시키며, 버스 신호를 열화시키고, 버스상에 오신호를 유발시킬 수 있다.
유사한 문제가, 시스템에서 상이한 전원 전압이 사용되는지에 무관하게, 선택된 모듈 전원이 차단되고 다른 모듈 전원이 가해질때 발생한다. 예컨대, 전력을 절약하기 위해 또는 모듈을 교체하기 위해 모듈의 전원이 차단될때, 버스와 모듈 내부전원 사이에 누설 경로가 형성될 수 있다.
따라서, 버스와 모듈 내부 전원사이에 누설 경로를 제공하지 않는 출력 드라이버를 제공하는 것이 바람직하다.
[발명의 개요]
본 발명의 몇가지 실시예에서는 버스 전압 크기가 내부전원 전압을 초과하거나 모듈 전원이 차단될때 버스로부터 내부 전원으로의 전하 누설을 방지하는 출력버퍼와 입력/출력 버퍼들을 제공한다. 이러한 기능은 몇가지 실시예에서 다음과 같이 달성된다. 격리 트랜지스터가 내부 전원과 버스에 연결된 출력 단자사이에 풀-업 트랜지시스터와 직렬로 연결된다. 인에이블 신호 및 데이타 입력 신호에 응답하여 폴-업 트랜지스터를 제어하는 회로가 또는 격리 트랜지스터를 제어하여 드라이버가 인에이블되고 풀-업 트랜지스터가 온되는 경우, 격리 트랜지스터가 또한 온되어 풀-업 트랜지스터가 출력 단자를 구동하게 한다. 드라이버가 디세이블될때 회로로부터 게이트를 차단하기 위하여 회로와 격리 트랜지스터의 게이트 사이에 또다른 트랜지스터가 제공된다. 따라서, 드라이버가 디세이블 되면, 회로는 격리 트랜지스터(isolation transistor)를 제어하지 못한다. 대신에, 격리 트랜지스터는, 격리 트랜지스터의 게이트와 출력 단자 사이에 연결된 관통 트랜지스터에 의해 제어된다. 드라이버가 디세이블되고 인에이블되는 경우, 상기 관통 트랜지스터는 오프된다. 출력 단자상의 전압 크기가 내부 전원에 의해 제공된 전압보다 적어도 미리 결정된 값만큼 초과하면 관통 트랜지스터가 온되어 격리 트랜지스터를 오프시킨다.
격리 트랜지스터는 몇가지 실시예에서는 PMOS 트랜지스터이다. 격리 트랜지스터의 드레인(drain)은 백게이트에 연결되어 드레인/백게이트 다이오드를 오프시킨다.
본 발명의 다른 특징들은 이하에 기술된다. 본 발명은 첨부된 특허 청구의 범위에 의해 한정된다.
[도면의 간단한 설명]
제1도 내지 제4도는 본 발명에 따른 입력/출력 버퍼의 회로도이다.
[바람직한 실시예의 설명]
제1도는 출력 드라이버(114)와 입력 버퍼(118)를 가지는 입력/출력 버퍼(110)의 회로도이다. 드라이버(114)가 인에이블 단자(EN)상의 고레벨(high) 신호에 의해 인에이블되면, 드라이버(114)는 데이타 입력단자(A)상의 신호와 논리상 등가인 출력 신호로 입력/출력 단자(YIO)를 구동한다. 단자(EN)상의 신호가 저레벨(low)이면, 드라이버(114)는 단자(YIO)를 3상태화 한다. 버퍼(118)는 단자(YIO)상의 신호를 증폭하여 단자(Y)상에 증폭된 신호를 제공한다.
단자(YIO)는 하나 이상의 다른 모듈(도시않됨)에 연결된 버스(도시않됨)에 연결된다. 이들 모듈의 하나 이상은 버퍼(110) 내부 전원 전압(VDDI)보다 높은 전압으로 버스를 구동할 수 있다, 일예에서, 버퍼(110)는 3.3V로 전력 공급 받으며, 하나 이상의 다른 모듈은 5.0V로 버스를 구동할 수 있다. 이하에 설명되는 바와같이, 드라이버(114)는 버스가 5.0V에 있을때 버스로부터 버퍼(110) 전원 전압으로 전하가 누설되는 것을 방지하기위한 과전압 보호회로를 구비한다.
드라이버(114)는 인에이블 단자(EN)에 연결된 하나의 입력과 데이타 입력 단자(A)에 연결된 다른 입력을 가지는 NAND 게이트(126)를 가진다. 특정 실시예에서, 게이트(126)를 구비하는 모든 논리 게이트 및 모든 인버터는 CMOS 기술로 구현된다. 논리 게이트와 인버터들은 내부 전원 전압(VDDI)(내부 VDD)으로 전력 공급 받는다. 특정 실시예에서 논리 게이트와 인버터의 트랜지스터의 사이즈는 논리 게이트나 인버터 다음에 표시된다. 이와같이, 특정 실시예에서 게이트(126)의 각각의 P채널 트랜지스터는 40㎛의 채널폭("WP=40")을 가지며, 각각의 N채널 트랜지스터 또한 40㎛의 채널폭("WR=40")을 가진다. 달리 표시되지 않는한 채널 길이는 1㎛이다.
게이트(126)의 출력은 PMOS 풀-업 트랜지스터(130)의 게이트에 연결된다. 특정 실시예에서 트랜지스터 채널 사이즈는 트랜지스터 다음에 표시된다. 이와같이, 특정 실시예에서 트랜지스터(130)는 410㎛/1㎛의 채널 폭/길이 치수를 가진다.
트랜지스터(130)의 소스는 전원 전압(VDDI)을 수신하는 전원 단자(136)에 연결된다. 특정 실시예에서 VDDI는 3.3V이다. 트랜지스터(130)의 드레인은 단자 (YIO)에 드레인 (140.2)이 연결된 PMOS 트랜지스터(140)의 소스(140.1)에 연결된다. 이와같이, 트랜지스터(130, 140)는 단자(136)와 단자(YIO) 사이에 직렬로 연결된다. 트랜지스터(140)의 백게이트는 드레인(140.2)에 연결된다.
NAND 게이트(126)의 출력은 NMOS트랜지스터(146)의 한 소스/드레인 단자에 연결되고 이 트랜지스터의 다른 소스/드레인 단자는 트랜지스터(140)의 게이트에 연결된다. NAND 게이트(126)의 출력은 또한 트랜지스터(146)의 게이트에 출력이 연결된 인버터(150)의 입력에 연결된다.
트랜지스터(140)의 게이트는 PMOS 트랜지스터(156)의 소스/드레인 단자(156.1)에 연결되고, 트랜지스터(156)의 다른 소스/드레인 단자(156.2)는 단자(YIO)에 연결된다. 트랜지스터 게이트는 전원 전압(VDDI)에 연결된다. 트랜지스터(156)의 백게이트는 단자 (156.2)에 연결된다.
인에이블 단자(EN)는 NOR게이트(164)의 한 입력에 출력이 연결된 인버터(160)의 입력에 연결되며, 게이트(164)의 다른 입력은 데이타 입력 단자(A)에 연결된다. 게이트(164)의 출력은 소스가 접지되고 드레인이 입력/출력단자(YIO)에 연결된 풀-다운 NMOS트랜지스터(168)의 게이트에 연결된다.
입력 버퍼(118)는 단자들(YIO, Y) 사이에 직렬로 연결된 인버터들(176, 180)에 의해 형성된다.
트랜지스터(140, 156)를 제외한 버퍼(110)의 모든 PMOS 트랜지스터의 백게이트는 전원 전압(VDDI)에 연결된다. 버퍼(110)의 모든 NMOS 트랜지스터의 백게이트는 접지된다.
특정 실시예에서, NMOS 트랜지스터의 한계 전압(VTN)은 약 0.7V이며, PMOS 트랜지스터의 한계 전압(VTP)은 약 -0.9V이다.
인에이블 단자(EN)가 고레벨이면, 드라이버(114)가 인에이블된다. 게이트(126, 164)는 각각 데이타 입력 단자(A)상의 신호를 반전시킨다. 단자(A)가 고레벨이면, 게이트(126)의 출력은 저레벨로되어 트랜지스터(130)를 턴온 시킨다. 트랜지스터(146)가 온되어 저전압을 트랜지스터(140)의 게이트에 공급함으로써 트랜지스터(140)를 턴온 시킨다. 트랜지스터(156)는 오프된다. 풀-다운 트랜지스터(168)가 또한 오프되고, 입력/출력 단자(YIO)가 트랜지스터(130, 140)에 의해 3.3V 신호로 구동된다.
단자(A)가 저레벨이면 게이트(126)의 출력은 고레벨로되어 트랜지스터(130)를 오프시킨다. 인버터(150)는 트랜지스터(146)의 게이트에 OV 신호를 인가하여 트랜지스터를 오프시킨다. 트랜지스터(146)는 NAND 게이트(126)의 출력을 트랜지스터(156)의 소스/드레인 단자(156.1)로부터 격리시켜 소스/드레인 단자(156.1)와 트랜지스터(156)의 백게이트에 의해 형성된 다이오드를 통하여 NAND 게이트(126)의 출력으로부터 단자(YIO)로 전하가 누설되는 것을 방지한다.
풀-다운 트랜지스터(168)는 단자(YIO)를 OV로 강하시킨다.
인에이블 단자(EN)가 저레벨이면, 트랜지스터(130, 168)가 오프되고 드라이버(114)가 디스에이블 된다. 버스가 5.0V 신호로 구동되면, 트랜지스터(140, 156)가 버스로부터 전원 전압(VDDI)으로 전하가 누설하는 것을 방지한다. 특히, 가능한한 트랜지스터(130)를 온시키기 위해 적어도 PMOS 한계 전압만큼 단자(YIO)상의 전압이 전압(VDDI)을 초과하면, 트랜지스터(156)는 턴온되어 트랜지스터(140)의 게이트상의 전압을 단자(YIO)상의 전압으로 상승시킨다. 따라서, 트랜지스터(140)의 전계 효과 도전(field effect conduction)은 억제된다. 다이오드가 순방향으로 바이어스되지 않도록 백게이트가 단자(140.2)에 연결되므로 소스/드레인 단자(140.2)와 트랜지스터(140)의 백게이트에 의해 형성된 다이오드를 통한 도전이 또한 억제된다. 트랜지스터(146)가 오프되어 트랜지스터(140)의 게이트 상의 높은 전압으로부터 NAND 게이트를 보호한다.
트랜지스터(156)의 백게이트가 전압(VDDI)에라기 보다는 소스/드레인 단자(156.2)에 연결되므로 단자(156.2)와 백게이트에 의해 형성된 다이오드가 오프되어 단자(YIO)로부터 다이오드를 통하여 공급 전압(VDDI)으로 누설이 전혀 발생하지 않는다.
제2도는 게이트-소스 전압 및 게이트-드레인 전압이 값(5.0V)에 도달하지 못하게 하는 회로에 적합한 입력/출력 버퍼(210)를 도시한다. 5.0V 게이트-소스 전압 및 게이트-드레인 전압은 3.3V 작동용으로 설계된 버퍼에는 사용될 수 없는데, 이는 5.0V전압이 이러한 버퍼에서 얇은 게이트 산화물을 손상시킬 수 있기 때문이다. 특정 실시예에서, 허용되는 최대 게이트-소스, 그리고 게이트-드레인 전압은 약 4.2V이다. 입력/출력 버퍼(210)는 버퍼(110)와 유사하다. 허용되지 않는 전압을 방지하기 위해, 버퍼(210)는 트랜지스터(146)의 소스/드레인(146.1)과 트랜지스터(140)의 게이트 사이에 연결된 NMOS트랜지스터(226)를 포함한다. 트랜지스터(226)의 게이트는 전원 전압(VDDI)에 연결된다. 트랜지스터(226)는, 인에이블 단자(EN)이 저레벨이고 트랜지스터(140)의 게이트 상의 전압이 5.0V일 때 트랜지스터(146)의 게이트와 소스/드레인(146.1)사이의 전압 강하가 5.0V값에 도달하는 것을 방지한다.
유사하게, 단자(YIO)와 트랜지스터(168)의 드레인 사이에 연결된 NMOS트랜지스터(232)에 의해 트랜지스터(168)의 게이트-드레인 전압이 5.0V에 도달하는 것이 방지되는데, 이는 인에이블 단자(EN)가 저레벨이고(따라서 트랜지스터(168)의 게이트는 OV이다) 단자(YIO)상의 전압이 5.0V일때이다.
트랜지스터들(232, 226)의 게이트는 전압(VDDI)에 있으므로 트랜지스터(232, 226)의 게이트-소스 전압과 게이트-드레인 전압은 5.0V이하이다.
게이트가 전압(VDDI)에 연결된 NMOS 트랜지스터(236)에 의해 인버터(176)의 트랜지스터에서의 게이트-소스 전압 및 게이트-드레인 전압이 5.0V에 도달하는 것이 방지된다. 트랜지스터(236)는 단자(YIO)와 인버터(176)의 입력사이에 연결된다.
트랜지스터(236)의 게이트가 전압(VDDI)에 연결되므로, 트랜지스터(236)는 단자(YIO)로부터 인버터(176)의 입력으로 최대로 전압(VDDI-VTN)을 통과시킨다. 단자 (YIO)상의 전압이 3.3V이상이면, 부트스트랩(bootstrap) 회로(242)는 인버터(176)입력의 노드(node)(246)를 전압(VDDI)으로 되게하여 COMS인버터(176)에서의 전력 소비를 감소시킨다. 부트스트랩 회로(242)는 소스가 전압(VDDI)에 연결되고 드레인은 NMOS트랜지스터(254)의 드레인에 연결된 PMOS 트랜지스터(250)를 포함한다. 트랜지스터(254)의 소스는 접지된다. 트랜지스터(250, 254)의 게이트는 노드(246)에 연결된다. 드레인은 소소가 전원 전압(VDDI)에 연결되고 드레인이 노드(246)에 연결된 PMOS 트랜지스터(258)의 게이트에 연결된다.
트랜지스터(250, 254)에 의해 형성된 인버터의 한계 전압은 VDDI-VTN 이하이다. 예컨대, 특정 실시예에서, VDDI=3.3V, VTN=0.7V 이며 인버터 한계 전압은 VDDI의 약 60%, 즉 약 1.98V이다. 따라서, 트랜지스터(236)가 노드(VTN)를 VDDI-VTN으로 하전하는 경우, 인버터는 트랜지스터(258)의 게이트를 OV로 구동시킨다. 이어서, 트랜지스터(258)는 노드(246)를 VDDI로 풀-업시킨다. 따라서, 트랜지스터(250)는 오프되어 전력 소비를 감소시킨다. 트랜지스터(236)는 오프되어 단자(YIO)로부터 노드(246)를 격리시킨다.
노드(246)상의 전압이 OV이면, 트랜지스터(258)는 오프되어 전원 전압(VDDI)으로부터 노드(246)으로부터 노드(246)를 격리시킨다.
제3도의 입력/출력 버퍼(310)는 제1도의 입력/출력 버퍼(110)와 유사하나, 버퍼(310)의 트랜지스터(146)의 게이트는 전원 전압(VDDI)에 연결된다. 제1도의 인버터(150)는 제거되어 회로가 간단하게 된다. 트랜지스터(140)의 게이트로부터 입력/출력 단자(YIO)로의 전하 누설을 방지하기 위해 트랜지스터(156)와 직렬로 PMOS 트랜지스터(318)가 연결된다. 특히, 트랜지스터(318)의 소스/드레인 단자(318.1)는 트랜지스터(140)에 연결된다. 트랜지스터(318)의 소스/드레인 단자(318.2)는 트랜지스터(156)의 소스/드레인 단자(156.1)에 연결된다. 트랜지스터(156)의 소스/드레인 단자(156.2)은 입력/출력 단자(YIO)에 연결된다. 소스/드레인 단자(318.1)는 트랜지스터(318)의 백게이트에 연결된다. 소스/드레인 단자(156.2)는 트랜지스터(156)의 백게이트에 연결된다. 트랜지스터(318, 156)의 게이트는 전원 전압(VDDI)에 연결된다.
트랜지스터(156, 318)의 백게이트 접속에 기인하여, 트랜지스터(318)의 백게이트 및 소스/드레인 단자(318.2)에 의해 형성된 다이오드와 트랜지스터(156)의 백게이트 및 소스/드레인 단자(156.1)에 의해 형성된 다이오드는 배면 접속되어 다이오드 도통을 억제한다. 이와같이, 인에이블 단자(EN)가 고레벨이면, 트랜지스터(318, 156)를 통한 다이오드 도통 및 전계 효과 도통이 억제되므로 트랜지스터(140)의 게이트는 입력/출력 단자(YIO)로부터 격리된다.
인에이블 단자(EN)가 저레벨이고 단자(YIO)상의 전압이 PMOS 한계 전압의 적어도 절대치(│VTP│)만큼 공급 전압(VDDI)을 초과하면, 트랜지스터(156, 318)가 온되어 트랜지스터(140)의 게이트와 입력/출력 단자(YIO)사이에 전계 효과 도전을 제공한다.
제4도의 입력/출력 버퍼(410)는 버퍼(310)와 유사하나, 게이트-소스전압과 게이트-드레인 전압이 5.0V에 도달하는 것을 방지하기 위해 트랜지스터(232, 236)를 포함한다. 트랜지스터(232, 236)는 버퍼(210)(제2도)에서와 같이 연결된다. 제4도의 풀-업 회로(242)는 제2도의 풀-업 회로와 유사하다. 버퍼(410)는 제2도의 트랜지스터(226)를 포함하지 않는데, 이는 버퍼(410)의 트랜지스터(146)의 게이트가 전원 전압(VDDI)에 연결되고 따라서 트랜지스터(146)의 게이트-소스 전압과 게이트-드레인 전압이 5.0V이하이기 때문이다.
지금까지 본 발명이 상기 설명한 실시예들과 관련하여 설명되었으나, 본 발명의 범위내에서 다른 실시와 변경이 가능하다. 특히, 본 발명은 트랜지스터 사이즈나 특정한 트랜지스터 접속에 의해 제한되지 않는다. 예컨대, 특정 실시예에서, 트랜지스터(140)의 소스가 전원 전압(VDDI)에 연결되고, 드레인이 트랜지스터(130)의 소스에 연결되고, 트랜지스터(130)의 드레인이 입력/출력 단자(YIO)에 연결되도록 트랜지스터들(140, 130)이 상호변경 될 수 있다. 본 발명은 출력 버퍼에 적합하다. 즉, 특정 실시예에서는 입력 버퍼(118)가 제거될 수 있다. 본 발명은 특정의 전압 값에 의해 제한되지 않는다. 따라서, 몇 몇 실시예에서 전압(VDDI)은 접지이하이다. 몇 몇 실시예에서 접지 전압은 다른 기준으로 대체된다. 본 발명은 특정의 제조 기술에 의해 제한되지 않는다. 이와같이, 특정 실시예에서 본 발명은, P-도우프된 기판상에 회로가 형성되고 하나이상의 N웰에 PMOS 트랜지스터가 형성되는 N웰 CMOS기술을 사용하여 구현된다. 다른 실시예에서 P 웰 기술이나 이중 터브(twin tub) 기술이 사용된다. 특정 실시예에서 전체의 입력/출력 버퍼가 일체화되나, 다른 실시예에서는 별개의 부품들이 사용된다. 특정 실시예에서 버스는 하나이상의 모듈과 일체로 된다. 다른 실시예에서는 버스는 일체로 되지 않는다. 다른 실시예들과 변형들이 이하의 특허청구의 범위에 의해 규정되는 본 발명의 범위에 속한다.

Claims (17)

  1. 전압(V1)을 받는 전원단자; 출력 단자; 단자들(T11, T12)을 가지고 상기 단자들(T11, T12)사이의 도전 경로를 제어하기 위한 제어단자(CT1)를 가지는 회로(C1); 단자들(T11, T22) 중 하나는 전원 단자에 연결되고 다른 하나는 출력단자에 연결되며, 상기 단자 (T12)에 연결되는 단자 (T21) 및, 단자(T22)를 가지며, 단자들(T21,T22) 사이의 도전 경로를 제어하기 위한 제어 단자(CT2)를 가지는 회로(C2); 인에이블 신호가 단정되지 않으면 단자들(T11, T12) 사이에 도전 경로를 상기 회로(C1)가 제공하지 않으며, 인에이블 신호가 단정되면, 회로(C1)를 통한 단자들(T11, T12) 사이의 도전 경로의 도전성이 입력 신호에 의해 제어되도록 입력 신호와 인에이블 신호에 응답하여 단자(CT1)를 제어하기 위한 회로(C3); 작동중에 출력 단자상의 전압 크기가 전원 단자상의 전압을 초과하지 않으면 회로(C4)가 출력 단자와 단자(CT2)사이의 도전 경로를 제공하지 않으며, 작동중에 출력 단자상의 전압크기가 전원 단자상의 전압을 적어도 미리 결정된 값 만큼 초과하면, 회로(C2)가 단자(T21)와 단자 (T22) 사이에 도전 경로를 제공하지 않게하도록 회로 (C4)가 출력 단자와 제어단자 (CT2)사이에 도전 경로를 제공하도록 출력 단자와 제어 단자(CT2)사이에 도전 경로를 제공하는 회로(C4); 및, 상기 인에이블 신호가 단정되고 상기 회로(C1)가 단자들(T11, T12) 사이에 도전 경로를 제공하면, 회로(C1, C2)가 전원 단자를 출력 단자에 직렬로 연결하도록 회로 (C2)가 단자들(T21, T22)사이에 도전 경로를 제공하며, 인에이블 신호가 단정되지 않고 출력 단자상의 전압의 크기가 전원 단자상의 전압을 적어도 상기 미리 결정된 값만큼 초과하면 트랜지스터(TR)가 오프되도록 회로 (C1)와 제어 단자(CT2) 사이에 관통하는 도전성 통로를 제공하는 트랜지스터(TR)를 구비하는 출력 드라이버.
  2. 제1항에 있어서, 상기 인에이블 신호가 단정되지 않으면, 출력 단자상의 전압과 상관없이 트랜지스터(TR)가 오프되는 출력 드라이버.
  3. 제1항에 있어서, 상기 회로(C1)는 단자들(T11, T12) 사이에 연결된 트랜지스터를 포함하는 출력 드라이버.
  4. 제1항에 있어서, 상기 회로(C2)는 단자들(T21, T22) 사이에 연결된 트랜지스터(TR1)를 포함하는 출력 드라이버.
  5. 제4항에 있어서, 상기 트랜지스터(TR1)는 전계 효과 트랜지스터이며; 상기 드라이버는 상기 단자(T22)와 트랜지스터(TR1)의 백게이트를 상기 출력 단자에 연결하기 위한 수단을 부가적으로 포함하는 출력 드라이버.
  6. 제1항에 있어서, 회로(C4)는 전류 이송 단자와 백게이트가 상기 출력 단자에 연결된 전계 효과 트랜지스터(TR2)를 포함하는 출력 드라이버.
  7. 제1항에 있어서, 상기 회로는 (C4)는, 전류 이송 단자들(T21, T22)을 가지는 트랜지스터(TR2); 전류 이송 단자들(T31, T32)을 가지는 트랜지스터(TR3);상기 단자(TT22)를 상기 단자(TT31)에 연결하기 위한 수단; 상기 단자(TT21)와 상기 트랜지스터(TR2)의 백게이트를 상기 출력 단자에 연결하기 위한 수단; 및 상기 단자(TT32)와 상기 트랜지스터(TR3)의 백게이트를 상기 제어 단자(CT2)에 연결하기 위한 수단을 포함하는 출력 드라이버.
  8. 제1항에 있어서, 상기 트랜지스터(TR)와 직렬로 연결되며 상기 트랜지스터(TR)와 상기 단자(CT2)사이에 연결되고 단자들(TT41, TT42)과 게이트(TT43)를 상기 단자들(TT41, TT42)상의 전압의 크기가 상기 전압(V1)을 초과하면 동작시 비도전 상태로 되는 트랜지스터(TR4)를 부가적으로 포함하고, 상기 게이트(TT43)를 상기 전압(V1)에 연결하기 위한 수단을 포함하는 출력 드라이버.
  9. 제1항에 있어서, 전압(V1)과 상이한 전압(V2)을 받는 기준 단자; 상기 기준 단자에 연결된 단자(T51)를 가지고 단자(T52)를 가지며, 상기 단자들(T51, T52) 사이의 도전 경로를 제어하는 제어 단자(CT5)를 가지는 회로(C5);상기 입력 신호와 인에이블 신호에 응답하여 상기 단자(CT5)를 제어하기 위한 회로(C6); 및, 상기 단자(T52)와 상기 출력 단자 사이에 연결된 트랜지스터(TR5)를 부가적으로 포함하며, 상기 트랜지스터(TR5)는, 상기 단자(T52)와 상기 출력 단자상의 전압 크기가 상기 트랜지스터(TR5)의 게이트상의 전압을 초과할때, 작동중에 비도전 상태로 되고, 상기 드라이버는 상기 트랜지스터(TR5)의 게이트를 상기 전압(V1)에 연결하기 위한 수단을 포함하는 출력 드라이버.
  10. 제1항의 드라이버를 포함하는 입력/출력 버퍼로서, 상기 출력 단자는 상기 입력/출력 버퍼의 입력/출력 단자이며; 상기 입력/출력 버퍼는, 상기 입력/출력 단자상의 입력 신호를 버퍼링하는 수단; 단자들(TT61, TT62)과 게이트(TT63)를 가지는 트랜지스터(TR6); 상기 게이트(TT63)를 상기 전압(V1)에 연결하는 수단; 상기 단자(TT61)를 상기 입력/출력 단자에 연결하는 수단; 및 상기 단자(TT62)를 상기 버퍼링 수단의 입력에 연결하는 수단을 부가적으로 포함하며, 상기 단자들(TT61, TT62)상의 전압의 크기가 상기 게이트(TT63)상의 전압을 초과할때 작동중에 상기 트랜지스터(TR6)는 비도전 상태로 되는 입력/출력 버퍼.
  11. 제10항에 있어서, 작동중에 상기 입력/출력 단자상의 전압의 크기가 상기 전압(V1)과 같거나 클 때 상기 버퍼링 수단의 입력을 상기 전압(V1)으로 되게하도록 상기 버퍼링 수단의 입력에 연결된 회로를 또한 포함하는 입력/출력 버퍼.
  12. 데이타 입력 단자; 인에이블 단자; 전원 전압을 받는 전원 단자; 상기 전원 단자와 출력 단자 사이에 연결된 풀-업 트랜지스터; 상기 데이타 입력 단자에 연결된 하나의 입력과 상기 인에이블 단자에 연결된 다른 입력을 가지고 상기 풀업 트랜지스터의 게이트에 연결된 출력을 가지며 상기 풀-업 트랜지스터를 제어하는 회로; 작동중에 출력 단자상의 전압 크기가 전원 단자상의 전압을 적어도 미리 결정된 값만큼 초과할때 상기 전원 단자를 상기 출력 단자로부터 격리시키고, 상기 전원 단자과 출력 단자 사이에 상기 풀-업 트랜지스터와 직렬로 연결된 격리 트랜지스터; 작동중에 상기 출력 단자상의 전압 크기가 상기 전원 단자상의 전압을 적어도 상기 미리 결정된 값만큼 초과할때 상기 격리 트랜지스터를 오프시키기위해 상기 출력 단자와 상기 격리 트랜지스터의 게이트를 상호연결시키는 수단; 및 상기 격리 트랜지스터의 게이트상의 전압 크기가 상기 전원 단자 상의 전압을 적어도 상기 미리 결정된 값만큼 초과하면 오프되며, 상기 풀-업 트랜지스터가 온되면 상기 격리 트랜지스터를 온 시키기위해 상기 회로에 의해 발생된 신호를 상기 격리 트랜지스터의 상기 게이트에 제어가능하게 통과시키는 트랜지스터(TR1)를 포함하는 출력 드라이버.
  13. 제12항에 있어서, 상기 트랜지스터(TR1)는 상기 회로의 출력과 상기 격리 트랜지스터의 상기 게이트 사이에 연결되는 출력 드라이버.
  14. 제12항에 있어서, 상기 회로의 출력에 연결된 입력과 상기 트랜지스터(TR1)의 게이트에 연결된 출력을 가지는 인버터를 부가적으로 포함하는 출력 드라이버.
  15. 제12항에 있어서, 상기 드라이버의 게이트-소스 전압과 게이트-드레인 전압 크기를 상기 출력 단자상의 최대 전압보다 작게 유지하기 위하여 상기 트랜지스터(TR1)와 상기 격리 트랜지스터의 게이트 사이에 상기 트랜지스터(TR1)와 직렬로 연결된 트랜지스터(TR2)를 부가적으로 포함하는 출력 드라이버.
  16. 출력 드라이버의 전원과 출력 단자 사이의 전하 누설을 방지하는 방법으로서, 출력 드라이버가 인에이블되고 풀-업 트랜지스터가 온될때, 전원 전압으로 풀-업 트랜지스터와 격리 트랜지스터를 통해 격리 트랜지스터를 온시키고 출력 단자를 구동하기 위해 풀-업 트랜지스터와 직렬로 연결된 격리 트랜지스터의 게이트를 풀-업 트랜지스터의 게이트에 연결시키는 단계; 및 출력 드라이브가 디세이블되거나 전력 차단되고 상기 출력 단자상의 전압 크기가 전원에 의해 제공된 전압을 적어도 미리 결정된 값만큼 초과할때, 격리 트랜지스터의 게이트를 풀-업 트랜지스터의 게이트로부터 분리시키고 격리 트랜지스터의 게이트를 출력 단자에 연결시켜 격리 트랜지스터를 오프시키는 단계를 포함하는 방법.
  17. 제16항에 있어서, 격리 트랜지스터의 백게이트를 출력 단자에 연결하는 단계를 또한 포함하는 방법.
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