[go: up one dir, main page]

KR100281056B1 - 반도체장치및반도체장치모듈 - Google Patents

반도체장치및반도체장치모듈 Download PDF

Info

Publication number
KR100281056B1
KR100281056B1 KR1019980001293A KR19980001293A KR100281056B1 KR 100281056 B1 KR100281056 B1 KR 100281056B1 KR 1019980001293 A KR1019980001293 A KR 1019980001293A KR 19980001293 A KR19980001293 A KR 19980001293A KR 100281056 B1 KR100281056 B1 KR 100281056B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
external connection
connection terminal
semiconductor chip
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019980001293A
Other languages
English (en)
Other versions
KR19990006327A (ko
Inventor
테쓰야 후지사와
미쓰타까 사토
까즈히꼬 미토베
까쓰히로 하야시다
마사아끼 세끼
세이이찌 오리모
토시오 하마노
Original Assignee
아끼구사 나오유끼
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼구사 나오유끼, 후지쯔 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR19990006327A publication Critical patent/KR19990006327A/ko
Application granted granted Critical
Publication of KR100281056B1 publication Critical patent/KR100281056B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 고속 대응 메모리 및 고속 대응 메모리 모듈로서 사용하기에 적합한 반도체장치 및 반도체장치 모듈에 관한 것이며, 소형화를 도모하면서 전송계로의 저 저항화를 기하는 것을 과제로 한다.
설치기판(30)에 세운 상태로 설치되는 반도체장치에 있어서, 고속 대응 메모리로서 기능하는 반도체 칩(12)과, 이 반도체 칩(12)의 일변에 병설된 접속부(18)와, 상기 설치기판(30)과 접속부(18)간의 전기적 접속에 필요한 최소한의 길이로 함으로써 저 임피던스를 실현한 외부 접속단자(16A)를 갖는 구성으로 한다.

Description

반도체장치 및 반도체장치 모듈
본 발명은 반도체장치 및 반도체장치 모듈에 관한 것이며, 특히 고속 대응 메모리 및 고속 대응 메모리 모듈로서 사용하기에 적합한 반도체장치 및 반도체장치 모듈에 관한 것이다.
예를 들어 개인용 컴퓨터, 워크스테이션 등의 OA기기에서 실시되는 그래픽처리에서는 대량의 정보를 단시간에 처리할 필요가 있으며, 따라서 메모리로서 기능하는 반도체장치에서도 고속화, 대용량화를 도모하고 있다.
또 고속화에 수반해서 사용하는 주파수도 높아지는 경향이 있으며, 따라서 메모리로서 기능하는 반도체장치도 고주파수 대응의 패키지구조로 할 필요가 있다.
일반적으로 개인용 컴퓨터, 워크스테이션 등의 OA기기에서 고용량화를 도모하기 위해 메모리용량의 증설을 할 경우에는, 반도체장치 모듈을 OA기기 본체에 장착함으로써 이루어진다.
이 반도체장치 모듈은 DRAM 모듈 또는 SIMM(Single InLine Memory Module)이라 불리우는 것이며, 회로기판상에 복수의 반도체장치(DRAM)가 탑재됨과 동시에, 회로기판의 일변에 단자부가 형성된 구성으로 되어 있다. 그리고 OA기기 내에 설치된 소켓에 반도체장치 모듈을 장착탈함으로써, 소망하는 메모리용량을 실현하는 구성으로 되어 있다.
또 개개의 반도체장치의 구조로서는, 고속화에 대응하도록 외부 접속단자(리드)의 길이를 짧게 하고 있다. 이와 같은 패키지구조로서는, 예를 들어 LCC(Leadless Chip Carrier), QFN(Quad Flat Non-Leaded Package), QFJ(Quad Flat J-Leaded Package), SOJ(Small Outline J-Leaded Package) 등이 알려져 있다.
상기 각 패키지구조에 있어서, LCC, QFN는 리드를 없애고 납땜용의 전극 패드만을 수지 패키지로 만든 구성으로 하여, 고속화에 대응할 수 있는 구성으로 되어 있다. 또 QFJ, SOJ는 수지 패키지로부터 뻗어 나온 리드를 J자 형상으로 함으로써 리드 길이의 단축을 도모하고, 이에 따라 고속화에 대응할 수 있는 구성으로 되어 있다.
그런데 상기한 각 패키지구조를 갖는 반도체장치에서는, 리드, 전극 패드(이하 총칭하여 리드부재라 한다)는 반도체 칩에 직접 접속되지 않고, 와이어를 사용하여 접속되어 있었다. 그 때문에 반도체장치를 설치기판에 설치할 때에, 반도체 칩으로부터 설치기판의 접속위치까지의 전송계로에는 리드부재와 와이어가 존재하게 되어, 그 전기적 저항(임피던스)이 커지고 만다.
또 반도체 칩은 수지 패키지에 완전히 매설된 구성이었기 때문에, 반도체 칩으로부터 수지 패키지의 외주위치(즉 리드부재의 설치위치)까지 이간거리가 길어져버린다. 따라서 리드부재 및 와이어로 구성되는 전송계로 길이는 길어지므로, 이것에 의해서도 전기적 저항은 커지고 만다.
따라서 상기한 종래 구성의 반도체장치에서는, 고속화를 위해 대단히 높은 구동 주파수의 클록을 사용한 경우에, 전송계로의 손실이 커지고, 이것에 기인하여 소망하는 처리속도를 실현할 수 없는 문제점이 있었다.
한편, 이 전기저항을 저감하는 방법으로서, 리드부재의 면적 및 와이어의 지름을 크게 하는 방법을 생각할 수가 있다. 그런데 리드부재의 면적 및 와이어의 지름을 크게 하면, 이에 수반해서 반도체장치가 대형화하여 유저가 요망하는 소형화, 박형화에 어긋나고 만다.
본 발명은 상기한 점을 감안하여 이루어진 것으로서, 소형화를 도모하면서 전송계로의 저 저항화를 할 수 있는 반도체장치 및 반도체장치 모듈을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예인 반도체장치의 사시도.
도 2는 본 발명의 제1 실시예인 반도체장치가 설치된 상태를 나타낸 도면(1).
도 3은 본 발명의 제1 실시예인 반도체장치가 설치된 상태를 나타낸 도면(2).
도 4는 본 발명의 제2 실시예인 반도체장치를 나타내며, 도 4a는 반도체장치의 사시도, 도 4b는 반도체장치의 측면도.
도 5는 본 발명의 제2 실시예인 반도체장치의 변형례를 설명하기 위한 도면.
도 6은 본 발명의 제3 실시예인 반도체장치의 사시도.
도 7은 본 발명의 제3 실시예인 반도체장치의 변형례를 설명하기 위한 도면(1).
도 8은 본 발명의 제3 실시예인 반도체장치의 변형례를 설명하기 위한 도면(2).
도 9는 본 발명의 제4 실시예인 반도체장치의 사시도.
도 10은 본 발명의 제4 실시예인 반도체장치를 설치한 상태를 나타낸 도면.
도 11은 본 발명의 제4 실시예인 반도체장치의 변형례를 설명하기 위한 도면.
도 12는 본 발명의 제5 실시예인 반도체장치를 나타내며, 도 12a는 반도체장치의 사시도, 도 12b는 반도체장치의 측면도.
도 13은 본 발명의 제5 실시예인 반도체장치의 변형례를 설명하기 위한 도면(1).
도 14는 본 발명의 제5 실시예인 반도체장치의 변형례를 설명하기 위한 도면(2).
도 15는 본 발명의 제6 실시예인 반도체장치를 나타내며, 도 15a는 반도체장치의 사시도, 도 15b는 반도체장치의 측면도.
도 16은 본 발명의 제6 실시예인 반도체장치에 사용되는 지지기판을 확대하여 나타낸 도면.
도 17은 본 발명의 제1 실시예인 반도체장치 모듈의 측면도.
도 18은 본 발명의 제2 실시예인 반도체장치 모듈의 측면도.
도 19는 본 발명의 제3 실시예인 반도체장치 모듈의 측면도.
도 20은 외부 접속단자를 접속부에 접속하는 방법을 설명하기 위한 도면(1).
도 21은 외부 접속단자를 접속부에 접속하는 방법을 설명하기 위한 도면(2).
상기의 과제는 다음에 기술하는 각 수단을 강구함으로써 해결할 수가 있다.
청구항 1 기재의 발명에서는,
설치부재에 세운 상태로 설치되는 반도체장치에 있어서,
고속 대응 메모리로서 기능하는 반도체 칩과,
상기 반도체 칩의 일변에 병설된 접속부와,
상기 반도체 칩의 동작속도에 대응하도록 저 저항으로 함과 동시에, 상기 접속부에 접속된 외부 접속단자를 구비하는 것을 특징으로 한다.
또 청구항 2 기재의 발명에서는,
상기 청구항 1 기재의 반도체장치에 있어서,
상기 반도체 칩상에 적어도 회로 형성면을 덮도록 보호부재를 더 형성한 것을 특징으로 하는 것이다.
또 청구항 3 기재의 발명에서는,
상기 청구항 2 기재의 반도체장치에 있어서,
상기 보호부재가 상기 외부 접속단자를 지지하는 구성으로 되어 있는 것을 특징으로 하는 것이다.
또 청구항 4 기재의 발명에서는,
상기 청구항 1∼3의 어느 하나에 기재한 반도체장치에 있어서,
상기 외부 접속단자를 상기 반도체 칩의 회로 형성면에 대해 각도를 갖도록 절곡 형성한 것을 특징으로 하는 것이다.
또 청구항 5 기재의 발명에서는,
상기 청구항 4 기재의 반도체장치에 있어서,
상기 외부 접속단자의 절곡부와 상기 반도체 칩의 외주 측면 사이에, 상기 각도에 대응한 경사면을 갖는 스페이서를 설치한 것을 특징으로 하는 것이다.
또 청구항 6 기재의 발명에서는,
상기 청구항 4 기재의 반도체장치에 있어서,
상기 외부 접속단자의 절곡부가 상기 반도체 칩의 외주 측면에 고정되는 구성으로 한 것을 특징으로 하는 것이다.
또 청구항 7 기재의 발명에서는,
상기 청구항 6 기재의 반도체장치에 있어서,
상기 절곡부의 외측 위치에 돌기전극을 형성한 것을 특징으로 하는 것이다.
또 청구항 8 기재의 발명에서는,
상기 청구항 1∼7 중의 어느 하나에 기재한 반도체장치에 있어서,
상기 접속부와 상기 외부 접속단자를 돌기전극을 통해서 접합한 것을 특징으로 하는 것이다.
또 청구항 9 기재의 발명에서는,
상기 청구항 1∼7 중의 어느 하나에 기재한 반도체장치에 있어서,
상기 접속부에 상기 외부 접속단자를 열압착에 의해 접합하여 접속한 것을 특징으로 하는 것이다.
또 청구항 10 기재의 발명에서는,
상기 청구항 1∼7 중의 어느 하나에 기재한 반도체장치에 있어서,
상기 외부 접속단자를 상기 반도체 칩과 별체로 된 지지기판에 지지시킨 구성으로 한 것을 특징으로 하는 것이다.
또 청구항 11 기재의 발명에서는,
상기 청구항 10 기재의 반도체장치에 있어서,
상기 지지기판은 다층 배선기판인 것을 특징으로 하는 것이다.
또 청구항 12 기재의 발명에서는,
상기 청구항 1 기재의 반도체장치에 있어서,
방열판을 더 설치한 것을 특징으로 하는 것이다.
또 청구항 13 기재의 발명에서는,
상기 청구항 2∼11 중의 어느 하나에 기재한 반도체장치에 있어서,
방열판을 보호부재와 대치하도록 더 설치한 것을 특징으로 하는 것이다.
또 청구항 14 기재의 발명에서는,
상기 청구항 12 또는 13 기재의 반도체장치에 있어서,
상기 방열판에 상기 반도체 칩으로부터 외부로 뻗어 나온 연출부를 형성한 것을 특징으로 하는 것이다.
또 청구항 15 기재의 발명에서는,
상기 청구항 12∼14 중의 어느 하나에 기재한 반도체장치에 있어서,
상기 방열판에 상기 외부 접속단자의 선단 위치까지 뻗어 나온 지지부를 형성한 것을 특징으로 하는 것이다.
또 청구항 16 기재의 발명에 관한 반도체장치 모듈에서는,
상기 청구항 1∼15 중의 어느 하나에 기재한 반도체장치를 복수개 병설하여 고정한 구성으로 하는 것을 특징으로 하는 것이다.
또 청구항 17 기재의 발명에 관한 반도체장치 모듈에서는,
상기 청구항 2∼15 중의 어느 하나에 기재한 반도체장치를 복수개 병설함과 동시에, 상기 보호부재로서 접착성을 갖는 재료를 사용하고,
인접하는 상기 반도체장치를 상기 보호부재를 접착제로서 고정하는 것을 특징으로 하는 것이다.
또한 청구항 18 기재의 발명에서는,
상기 청구항 16 또는 17 기재의 반도체장치 모듈에 있어서,
상기 복수개의 반도체장치를 캐리어에 수납함과 동시에, 상기 반도체장치와 열적으로 접속하면서 그 상부를 덮도록 방열부재를 설치한 것을 특징으로 하는 것이다.
상기한 각 수단은 다음과 같이 작용한다.
청구항 1 기재의 발명에 의하면,
외부 접속단자는 반도체 칩의 동작속도에 대응하도록 저 저항으로 되어 있으며, 또한 반도체 칩에 형성된 접속부에 접속된 구성으로 되어 있다. 따라서 외부 접속단자 자체의 전기적 저항이 낮고, 또 그 전송계로가 짧기 때문에, 메모리로서 기능하는 반도체 칩의 구동 주파수로서 고주파의 클록을 사용한 경우라도 전송계로의 손실을 적게 할 수 있고, 따라서 고속처리를 실시할 수가 있게 된다. 또 반도체 칩의 접속부에 직접적으로 외부 접속단자가 접속되기 때문에, 반도체장치의 소형화를 도모할 수가 있다.
또 청구항 2 기재의 발명에 의하면,
적어도 반도체 칩에 형성된 회로 형성면을 덮도록 보호부재를 형성함으로써, 회로 형성면이 손상하는 것을 방지할 수 있으므로, 반도체장치의 신뢰성을 향상시킬 수가 있다.
또 청구항 3 기재의 발명에 의하면,
보호부재가 외부 접속단자를 지지하는 구성으로 함으로써, 이 보호부재에 의해 회로 형성면과 동시에 외부 접속단자의 보호도 할 수가 있다.
또 청구항 4 기재의 발명에 의하면,
외부 접속단자를 반도체 칩의 회로 형성면에 대해 각도를 갖도록 절곡 형성함으로써, 설치부재에 대해 반도체 칩을 비스듬히 기울린 상태로 세워 설치할 수가 있다. 따라서 설치상태에서의 반도체장치의 높이를 낮게 할 수가 있다.
또 청구항 5 기재의 발명에 의하면,
외부 접속단자의 절곡부와 반도체 칩의 외주 측면 사이에, 외부 접속단자의 절곡각도에 대응한 경사면을 갖는 스페이서를 설치함으로써, 설치상태에서 설치부재와 반도체 칩 사이에 스페이서가 개재하게 되고, 따라서 반도체장치를 설치부재에 확실히 지지할 수가 있다.
또 청구항 6 기재의 발명에 의하면,
외부 접속단자의 절곡부가 반도체 칩의 외주 측면에 고정되는 구성으로 함으로써, 이 절곡부는 반도체 칩에 지지된다. 따라서 다수의 핀화가 진척되어 외부 접속단자간의 피치가 협소해져도, 인접하는 외부 접속단자간에 간섭이 발생하는 것을 방지할 수가 있다.
또 청구항 7 기재의 발명에 의하면,
절곡부의 외측 위치에 돌기전극을 형성함으로써, 돌기전극은 절곡부로부터 돌출한 상태가 되기 때문에, 반도체장치와 설치부재의 전기적 접속성을 향상시킬 수가 있다.
또 청구항 8 기재의 발명에 의하면,
접속부와 외부 접속단자를 돌기전극을 통해서 접합하여 전기적으로 접속함으로써, 접속부의 전기저항을 낮게 하고, 또한 확실하게 접속부와 외부 접속단자를 접속할 수가 있다.
또 청구항 9 기재의 발명에 의하면,
접속부에 외부 접속단자를 열압착에 의해 접합하여 접속함으로써, 간단하고 확실하게 접속처리를 할 수가 있다.
또 청구항 10 기재의 발명에 의하면,
외부 접속단자를 반도체 칩과 별체로 된 지지기판에 지지시킨 구성으로 함으로써, 외부 접속단자의 보호를 도모할 수가 있다. 또 이 지지기판을 사용하여 외부 접속단자를 임의로 이동시킬 수 있으므로, 반도체장치 내의 배선설계의 자유도를 향상시킬 수가 있다.
또 청구항 11 기재의 발명에 의하면,
지지기판으로서 다층 배선기판을 사용함으로써, 더욱 배선설계의 자유도를 향상시킬 수가 있다.
또 청구항 12 기재의 발명에 의하면,
방열판을 설치함으로써, 반도체 칩에서 발생하는 열을 좋은 효율로 방열시킬 수가 있다.
또 청구항 13 기재의 발명에 의하면,
방열판은 발열부위가 되는 회로 형성면에 설치된 보호부재와 대치한 구성으로 되기 때문에, 회로 형성면에 발생한 열은 보호부재를 통해서 방열판에 좋은 효율로 열전도할 수 있으므로, 방열효율을 더욱 향상시킬 수가 있다.
또 청구항 14 기재의 발명에 의하면,
방열판에 반도체 칩으로부터 외측으로 뻗어 나온 연출부를 형성함으로써, 이 연출부를 반도체장치 설치시의 위치결정에 이용할 수가 있다.
또 청구항 15 기재의 발명에 의하면,
방열판에 외부 접속단자의 선단 위치까지 뻗어 나온 지지부를 형성함으로써, 반도체장치를 설치부재에 설치할 때, 반도체 칩은 외부 접속단자에 추가해서 방열판에 의해서도 지지되는 구성으로 되고, 따라서 설치부재에 대한 반도체장치의 설치성을 향상시킬 수가 있다.
또 청구항 16 기재의 발명에 의하면,
청구항 1∼15 중의 어느 하나에 기재한 반도체장치를 복수개 병설함과 동시에 고정하여 반도체장치 모듈을 구성함으로써, 전체 형상을 작게 유지하고, 또한 고용량이며, 고속의 반도체장치 모듈을 실현할 수가 있다.
또 청구항 17 기재의 발명에 의하면,
보호부재로서 접착성을 갖는 재료를 사용하여, 청구항 2∼15 중의 어느 하나에 기재한 반도체장치를 복수개 병설함과 동시에, 인접하는 반도체장치를 보호부재를 접착제로 하여 고정하는 구성으로 함으로써, 별도로 접착제를 사용하는 구성에 비해 부품개수 및 조립작업의 간단화를 도모할 수가 있다.
또 청구항 18 기재의 발명에 의하면,
복수개의 반도체장치를 캐리어에 수납함으로써, 복수의 반도체장치를 소정 위치에 확실하게 수납 지지할 수가 있다. 또 복수의 반도체장치와 열적으로 접속하면서 그 상부를 덮도록 방열부재를 설치함으로써, 모듈상태에서의 방열효율의 향상을 도모할 수가 있다.
[실시예]
다음에 본 발명의 실시예에 대해 도면과 더불어 설명한다.
도 1∼도 3은 본 발명의 제1 실시예인 반도체장치(10A)를 나타내고 있다. 이 반도체장치(10A)는 대략적으로 반도체 칩(12), 보호커버(14) 및 외부 접속단자(16A) 등으로 구성되어 있고, 따라서 극히 간단한 구성으로 되어 있다. 그리고 도 1은 반도체장치(10A)의 사시도이며, 도 2 및 도 3은 반도체장치(10A)를 설치부재가 되는 설치기판(30)에 설치한 상태를 나타내고 있다.
반도체 칩(12)은 고속 대응 메모리로서 기능하는 것이고, 또 그 메모리용량은 예컨대 1칩으로 32MB 이상을 실현할 수 있는 고용량의 메모리 칩이다. 이 반도체 칩(12)의 표면측은 메모리회로가 형성된 회로 형성면(21)으로 되어 있으며, 또 회로 형성면(21)의 일변(도면의 아래 변)에는 복수의 접속부(18)가 병설된 구성으로 되어 있다. 이 접속부(18)는 전극 패드이며, 그 상부에는 각각 돌기전극(28A)이 형성되어 있다.
보호커버(14A)는 상기 구성으로 된 반도체 칩(12)의 회로 형성면(21)에 설치되어 있다. 이 보호커버(14A)의 재질로서는, 예를 들어 폴리이미드계 수지, 에폭시계 수지, 실리콘계 수지 등의 절연성을 가진 액상 코팅재를 사용할 수가 있다. 또 반도체 칩(12)상에 보호 커버(14A)를 형성하는 방법으로는, 예를 들어 스핀 코트, 포팅, 스크린인쇄, 혹은 트랜스퍼 몰드 등을 사용할 수가 있다.
본 실시예에서의 보호 커버(14A)는 상기한 접속부(18)가 형성되어 있는 부위에는 설치되어 있지 않으며, 따라서 접속부(18)의 형성 위치는 반도체 칩(12)이 노출한 노출부(20)로 되어 있다. 그런데 보호 커버(14A)는 적어도 회로 형성면(21)의 회로가 형성된 부위는 확실하게 피복하여 보호하는 구성으로 되어 있다. 이에 따라 반도체 칩(12)에서 가장 예민한 회로 형성영역은 보호 커버(14A)에 의해 보호되기 때문에, 반도체장치(10)의 신뢰성을 향상시킬 수가 있다.
외부 접속단자(16A)는 전기저항률이 낮은 예컨대 동합금으로 형성되어 있으며, 또 그 표면에는 금도금 혹은 파라듐도금 등을 함으로써, 전기적 특성 및 기계적 특성을 향상시키고 있다. 이 외부 접속단자(16A)는 상기한 접속부(18)에 그 일단이 접합됨으로써, 반도체 칩(12)에 전기적으로 접속된다. 외부 접속단자(16A)를 접속부(18)에 접합하는 방법으로는, 예를 들어 열압착법을 이용할 수가 있다. 이 열압착법에 대해 도 20 및 도 21을 사용하여 설명한다.
도 20은 외부 접속단자(16A)를 접속부(18)에 열압착하기 직전의 상태를 나타내고 있다. 이 열압착은 와이어 본딩장치를 이용하여 실시하며, 도 20에 나타낸 바와 같이 와이어 본딩장치에 설치된 본딩 헤드(68)를 사용하여 실시한다.
이 본딩 헤드(68)는 도시하지 않은 가열기구 및 이동기구에 의해 돌기전극(28A)을 용융할 수 있는 온도로 가열됨과 동시에 소정의 가압력으로 외부 접속단자(16A)를 접속부(18)를 향해 압압할 수 있는 구성으로 되어 있다. 또 돌기전극(28A)의 재질로서는, 예를 들어 금 혹은 땜납 등을 사용할 수가 있다.
열압착처리를 하기 위해서는, 우선 도 20에 나타낸 바와 같이 접속부(18), 돌기전극(28A), 외부 접속단자(16A) 및 본딩 헤드(68)를 상하로 대향하도록 위치결정하고, 이어서 도 21에 나타낸 바와 같이 본딩 헤드(68)를 아래로 이동시켜서 외부 접속단자(16A)를 돌기전극(28A)에 압착시킨다. 이에 따라 본딩 헤드(68)의 열은 외부 접속단자(16A)를 통해서 돌기전극(28A)에 열전도하여, 돌기전극(28A)은 용융한다. 따라서 외부 접속단자(16A)와 접속부(18)는 돌기전극(28A)에 의해 접합되어, 전기적 및 기계적으로 접속된 상태가 된다.
상기와 같이 외부 접속단자(16A)를 접속부(18)에 접합할 때 열압착을 사용함으로써, 기존의 설비인 와이어 본딩장치를 이용할 수 있기 때문에, 적은 경비로 용이하게 접합처리 할 수 있다.
여기서 다시 도 1∼도 3으로 되돌아가서, 반도체장치(10)의 구성에 대한 설명을 계속한다.
상기와 같이 해서 접속부(18)에 접속된 외부 접속단자(16A)는 반도체 칩(12)의 하측면(24)으로부터 하방을 향해 뻗어 나온 구성으로 되어 있다. 또 이 외부 접속단자(16A)는 도중 위치에서 절곡됨으로써 절곡부(22A)를 형성하고 있다. 이 절곡부(22A)는 반도체 칩(12)의 평면방향에 대해 소정의 각도를 가진 구성으로 되어 있다.
상기한 설명으로부터 명백한 바와 같이, 본 실시예에 관한 반도체장치(10A)는 소위 칩 사이즈 패키지이며, 반도체 칩(12)이 수지 패키지에 매설된 구성으로는 되어 있지 않다. 이 때문에 반도체장치(10A)의 소형화를 도모할 수가 있다.
한편, 본 실시예에서는 외부 접속단자(16A)가 직접적으로 접속부(18)에 접속되어 있기 때문에, 종래와 같이 와이어를 사용하여 리드(외부 접속단자(16A)에 해당)와 반도체 칩을 접속하는 구성에 비해, 그 전송계로를 짧게 할 수가 있다. 또 본 실시예에 관한 외부 접속단자(16A)는 설치기판(30)과 반도체 칩(12)(접속부(18))을 접속하기에 충분한 최소의 길이로 설정되어 있다. 또한 외부 접속단자(16A)의 재료는 전기적 전도율이 낮은 동합금이 선정되고 있다.
이에 따라, 외부 접속단자(16A)의 전기적 전도율을 극히 적게 할 수 있음과 동시에 전송계로도 단축할 수 있기 때문에, 전송계로 전체로서의 전기적 저항(임피던스)을 고속 대응 메모리로서 기능하는 반도체 칩(12)의 동작속도에 대응시킬 수가 있다. 따라서 본 실시예의 구성으로 함으로써, 반도체 칩(12)의 구동 주파수로서 고주파의 클록을 사용한 경우라도, 전송계로의 손실을 최소한으로 할 수 있으며, 이에 따라 고속처리를 실현할 수가 있다.
이어서 상기 구성으로 된 반도체장치(10A)의 설치에 대해 설명한다.
도 2는 반도체 칩(12)을 설치기판(30)에 수직으로 세워서 설치한 설치형태를 나타내고 있다. 도면에는 외부 접속단자(16A)를 땜납(32)을 사용하여 납땜함으로써 설치기판(30)에 설치한 구성을 나타내고 있으나, 소켓 등을 사용하여 설치할 수도 있다. 상기와 같이 반도체 칩(12)을 설치기판(30)에 수직으로 세워서 설치한 경우에, 외부 접속단자(16A)의 절곡부(22A)는 설치기판(30)에 대해 기울어진 상태로 납땜된다.
이와 같이 반도체장치(10A)를 설치기판(30)에 수직으로 세운 상태로 설치함으로써, 설치기판(30)에서의 반도체장치(10A)의 설치공간(설치면적)을 작게 할 수가 있다. 이에 따라 설치기판(30)에 반도체장치(10A)를 고밀도로 설치할 수가 있다.
특히 반도체장치(10A)는 메모리이며, 메모리는 기억용량의 증대화를 도모하기 위해 복수개를 적층하여 사용하는 경우가 있다. 이와 같은 경우에는, 반도체장치를 평면적으로 설치하면 설치효율이 악화되고 만다. 그런데 본 실시예에 관한 반도체장치(10A)는 설치기판(30)에 수직으로 세운 상태로 설치할 수 있기 때문에, 설치밀도의 향상을 도모할 수가 있다.
한편, 도 3은 반도체 칩(12)을 설치기판(30)에 대해 경사각도 θ를 갖도록 설치한 설치형태를 나타내고 있다. 이 설치형태로 함으로써, 외부 접속단자(16A)의 절곡부(22A)는 설치기판(30)에 수직으로 세운 상태로 납땜된다. 이와 같이 반도체 칩(12)을 설치기판(30)에 대해 경사각도 θ를 갖도록 설치함으로써, 도 2에 나타낸 설치형태에 비해 설치상태에서의 반도체장치(10A)의 높이를 낮게 할 수 있으므로, 설치효율의 향상과 낮은 높이를 실현할 수가 있다.
다음에 본 발명의 제2 실시예에 대해 설명한다.
도 4는 본 발명의 제2 실시예인 반도체장치(10B)를 나타내고 있다. 그리고 도 4에서 도 1∼도 3에 나타낸 제1 실시예에 관한 반도체장치(10A)와 동일 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예에 관한 반도체장치(10B)는 외부 접속단자(16B)에 피지지부(34)를 형성함과 동시에, 보호 커버(14B)의 재질로서 접착성을 가진 것을 사용한 것을 특징으로 하는 것이다.
피지지부(34)는 외부 접속단자(16B)와 일체적으로 형성되어 있으며, 접속부(18)와의 접속위치로부터 상방을 향해 뻗어 나오도록 형성되어 있다. 따라서 이 피지지부(34)는 보호 커버(14B)의 상부까지 뻗어 나와 있다.
또 보호 커버(14B)는 접착성을 가진 열가소성 수지가 선정되어 있으며, 따라서 외부 접속단자(16B)의 피지지부(34)는 이 접착성을 가진 보호 커버(14B)에 접착되어 있다. 이에 따라 피지지부(34)는 보호 커버(14B)에 지지된 구성으로 되며, 따라서 외부 접속단자(16B)는 접속부(18)에 있어서의 접합력과, 보호 커버(14B)에 의한 지지력과의 2개의 힘에 의해 반도체 칩(12)에 지지된 구성이 된다.
이 때문에 외부 접속단자(16B)는 반도체 칩(12)에 확실하게 고정되며, 따라서 외부 접속단자(16B)가 반도체 칩(12)으로부터 박리하는 것을 확실하게 방지할 수가 있다. 따라서 반도체장치(10B)의 신뢰성을 향상시킬 수가 있다.
또한 보호 커버(14B)는 상기와 같이 열가소성 수지로 형성되어 있기 때문에, 피지지부(34)의 접착처리는 가열 환경하에서 이루어진다. 그런데 보호 커버(14B)를 구성하는 수지는 반도체장치(10B)의 사용 환경온도에서는 연화하지 않는 재질이 선정되어 있다. 따라서 제조된 반도체장치(10B)의 보호 커버(14B)에 먼지가 부착하지 않는다.
도 5는 제2 실시예에 관한 반도체장치(10B)의 변형례를 나타내고 있다.
도 5a에 나타낸 반도체장치(10C)는 접속단자(16C)를 접합한 상태에서 돌기전극(28B)의 높이가 보호 커버(14B)의 두께와 같아지도록 구성한 것을 특징으로 한 것이다. 이 구성으로 함으로써, 외부 접속단자(16C)의 형상을 직선형상으로 할 수 있으므로, 외부 접속단자(16C)의 형성성을 간단하게 할 수가 있다.
도 5b에 나타낸 반도체장치(10D)는 제1 실시예에서 사용한 외부 접속단자(16A)를 사용함과 동시에, 이 외부 접속단자(16A)의 표면측(돌기전극(28A)과의 접속면과 반대측의 면)에 커버 수지(38)을 설치한 것을 특징으로 하는 것이다. 이 커버 수지(36)는 수지 커버(14A)와 일체화되어 있으며, 따라서 외부 접속단자(16A)의 돌기전극(28A)과의 접합위치 근방은 커버 수지(36)에 의해 보호된다. 따라서 상기 구성으로 하여도 외부 접속단자(16A)가 반도체 칩(12)로부터 박리하는 것을 방지할 수가 있다.
도 5c에 나타낸 반도체장치(10E)는 제1 실시예에서 사용한 외부 접속단자(16A)를 사용함과 동시에, 그 전체 면을 덮도록 봉지수지(38)를 설치한 것을 특징으로 하는 것이다. 또 봉지수지(38)를 설치한 상태의 외부 접속단자(16A)는 봉지수지(38)의 하면으로부터 뻗어 나오도록 구성되어 있다.
이와 같은 구성으로 함으로써, 외부 접속단자(16A)는 그 일부가 봉지수지(38)에 의해 지지되기 때문에, 외부 접속단자(16A)가 반도체 칩(12)으로부터 박리하는 것을 방지할 수가 있다. 또 반도체 칩(12)은 보호 커버(14A)에 추가해서 봉지수지(38)에 의해서도 보호되기 때문에, 반도체장치(10E)의 신뢰성을 향상시킬 수가 있다.
다음에 본 발명의 제3 실시예에 대해 설명한다.
도 6은 본 발명의 제3 실시예인 반도체장치(10F)를 나타내고 있다. 그리고 도 6에서 도 1∼도 3에 나타낸 제1 실시예에 관한 반도체장치(10A)와 동일 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예에 관한 반도체장치(10F)는 방열판(40A)을 설치한 것을 특징으로 하는 것이다. 이 방열판(40A)는, 예를 들어 알루미늄 등의 열전도율이 양호한 금속으로 형성되어 있다. 또 그 형상은 차양부(42)가 형성됨으로써 L자형상으로 되어 있으며, 반도체 칩(12)의 상측면(26)을 보호하는 기능도 발휘하고 있다. 단 본 실시예에서는 노출부(20)에는 방열판(40A)이 설치되지 않는 구성으로 되어 있다.
상기 형상으로 된 방열판(40A)은 보호 커버(14B)와 대향하는 위치에 설치되어 있다. 본 실시예에서 사용하는 보호 커버(14B)는 상기한 제2 실시예에서 사용한 것과 같은 것이고, 열가소성을 가지며 접착제로서도 기능하는 것이다. 따라서 방열판(40A)은 보호 커버(14B)를 접착제로 하여 반도체 칩(12)의 회로 형성면(21)에 대향하도록 설치된다.
따라서 보호 커버(14A)는 회로 형성면(21)을 보호하는 기능과, 방열판(40A)을 반도체 칩(12)에 고정하는 2개의 기능을 발휘하기 때문에, 부품 개수의 삭감 및 조립공수의 저감을 도모할 수가 있다. 또 방열판(40A)은 반도체 칩(12)에서 가장 발열량이 많은 회로 형성면(21)과 대향하도록 배치되어 있다. 따라서 회로 형성면(21)에서 발생한 열은 보호 커버(14B)를 통해서 방열판(40A)에 좋은 효율로 열전도하기 때문에, 방열효율을 향상시킬 수가 있다.
도 7 및 도 8은 제3 실시예에 관한 반도체장치(10F)의 변형례를 나타내고 있다.
도 7에 나타낸 반도체장치(10G)는 방열판(40A)에 형성된 차양부(42)와 반도체 칩(12)의 상측면(26) 사이에도 보호 커버(14C)를 개재하여 설치한 것을 특징으로 하는 것이다. 이 구성으로 함으로써, 반도체 칩(12)과 방열판(40A)과의 접합을 확실하게 할 수가 있다.
또 도 8에 나타낸 반도체장치(10H)는 방열판(40B)에 반도체 칩(12)의 상측면(26)으로부터 외측(도면 중의 윗방향)으로 뻗어 나온 연출부(50)를 형성한 것을 특징으로 하는 것이다. 본 변형례와 같이 방열판(40B)에 연출부(50)를 형성함으로써, 반도체장치(10H)를 설치기판(30)에 설치할 때에, 이 연출부(50)를 기준으로 하여 위치결정을 할 수가 있다.
따라서 반도체장치(10H)를 좋은 정밀도로 설치기판(30)에 설치할 수가 있게 된다. 또 방열판(40B)의 면적이 증대하므로, 방열효율을 향상시킬 수가 있다.
다음에 본 발명의 제4 실시예에 대해 설명한다.
도 9 및 도 10은 본 발명의 제4 실시예인 반도체장치(10I)를 나타내고 있다. 도 9는 제4 실시예에 관한 반도체장치(10I)의 사시도이며, 도 10은 반도체장치(10I)를 설치기판(30)에 설치한 상태를 나타내고 있다. 그리고 도 9에서 도 1∼도 3에 나타낸 제1 실시예에 관한 반도체장치(10A)와 동일 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예에 관한 반도체장치(10I)는 방열판(40A)에 외부 외부 접속단자(16A)의 선단위치까지 뻗어 나온 지지용 수지(44)를 설치함을 특징으로 하는 것이다. 이 지지용 수지(44)는 방열판(40A)와 거의 같은 두께를 가지며, 방열판(40A)의 하단면에 접착등에 의하여 고정되어 있다. 따라서 외부 접속단자(16A)는 반도체칩(12)과 지지용수지(44)사이에 위치하게 된다. 또 지지용수지(44)는 소정의 경도를 갖는 수지이며, 따라서 지지용수지(44)를 반도체칩(12)을 지지하는 지지부로 사용할 수 있다. 본 실시예와 같이 방열판(40A)에 외부접속단자(16A)의 선단까지 뻗은 지지용수지(44)를 설치함으로써, 도 10에 나타낸 바와 같이 반도체장치(10I)를 설치기판(30)에 설치할 때, 반도체 칩(12)은 외부 접속단자(16A)에 추가해서 지지용 수지(44)를 통해서 방열판(40A)에 의해서도 지지되는 구성이 된다.
이 때문에 설치기판(30)에 반도체장치(10I)를 확실하게 설치할 수가 있으므로, 설치의 신뢰성을 향상시킬 수가 있다. 또 설치전에는 지지용 수지(44)는 외부 접속단자(16A)를 보호하기 때문에, 외력 인가 등에 의해 외부 접속단자(16A)에 변형이 발생하는 것을 방지할 수가 있다.
도 11은 제4 실시예에 관한 반도체장치(10I)의 변형례를 나타내고 있다. 본 변형례에 관한 반도체장치(10J)는 방열판(40C)을 외부 접속단자(16A)의 선단위치까지 뻗어 나오게 하여 지지부(46)를 형성한 것을 특징으로 하는 것이다. 이 지지부(46)는 방열판(40C)에 일체적으로 형성되어 있기 때문에, 도 9에 나타낸 반도체장치(10I)에 비해 부품 개수의 삭감 및 조립공수의 저감을 도모할 수가 있다.
본 변형례와 같이 방열판(40C)을 외부 접속단자(16A)의 선단위치까지 뻗어 나오게 하여 지지부(46)를 형성함으로써, 반도체장치(10J)를 설치기판(30)에 설치할 때, 반도체 칩(12)은 외부 접속단자(16A)에 추가해서 지지부(46)(방열판(40C))에 의해서도 지지되는 구성이 된다. 따라서 설치기판(30)에 반도체장치(10J)를 확실하게 설치할 수 있으므로, 설치의 신뢰성을 향상시킬 수 있음과 동시에, 외부 접속단자(16A)에 변형이 발생하는 것을 방지할 수가 있다.
다음에 본 발명의 제5 실시예에 대해 설명한다.
도 12는 본 발명의 제5 실시예인 반도체장치(10K)를 나타내고 있다. 그리고 도 12에서 도 1∼도 3에 나타낸 제1 실시예에 관한 반도체장치(10A)와 동일 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예에 관한 반도체장치(10K)는 외부 접속단자(16E)의 절곡부(22B)를 대략 직각으로 절곡 형성함과 동시에, 이 절곡부(22B)를 반도체 칩(12)의 하측면(24)에 고정한 것을 특징으로 하는 것이다. 이 때문에 반도체 칩(12)의 하측면(24)에는 절곡부(22B)를 반도체 칩(12)의 하측면(24)에 고정하는 접착부재(52)가 설치되어 있다.
이와 같이 절곡부(22B)를 반도체 칩(12)의 하측면(24)에 고정한 구성으로 함으로써, 절곡부(22B)는 반도체 칩(12)에 지지된다. 따라서 반도체 칩(12)이 고밀도화하고, 이에 수반해서 다수의 핀화가 진척되어 외부 접속단자(16E)간의 피치가 좁아져도 인접하는 외부 접속단자(16E)간에 간섭이 발생하는 것을 방지할 수가 있다.
도 13 및 도 14는 제5 실시예에 관한 반도체장치(10K)의 변형례를 각각 나타내고 있다. 도 13에 나타낸 반도체장치(10L)는 반도체 칩(12)의 하측면(24)에 고정된 절곡부(22B)의 외측 위치에 돌기전극(54)을 형성한 것을 특징으로 하는 것이다.
이와 같이 절곡부(22B)의 외측 위치에 돌기전극(54)을 형성함으로써, 돌기전극(54)은 절곡부(22B)로부터 돌출한 상태가 되기 때문에, 반도체장치(10L)와 설치기판(30)과의 전기적 접속성을 향상시킬 수가 있다.
또 도 14에 나타낸 반도체장치(10M)는 외부 접속단자(16F)의 절곡부(22C)와 반도체 칩(12)의 하측면(24) 사이에, 절곡부(22C)의 절곡각도에 대응한 경사면을 갖는 스페이서(56)를 설치한 것을 특징으로 하는 것이다. 이 스페이서(56)는, 예를 들어 열가소성을 가지며 접착제로서 기능하는 수지를 사용하는 구성으로 하여도 좋고, 또 절연성 금속재료로 스페이서(56)를 형성하고, 이것을 접착제를 사용해서 하측면(24) 및 절곡부(22C)에 접착하는 구성으로 하여도 좋다.
상기와 같이 절곡부(22C)와 하측면(24) 사이에 절곡부(22C)의 절곡각도에 대응한 경사면을 갖는 스페이서(56)를 설치함으로써, 반도체장치(10M)를 설치기판(30)에 설치한 상태에서, 반도체장치(10M)는 설치기판(30)에 대해 비스듬히 기운 상태로 설치된다.
본 실시예에서는 설치기판(30) 상면으로부터 반도체장치(10M)의 상단부에 이르는 높이가 낮아지고, 따라서 설치상태의 반도체장치(10M)의 높이를 낮게 할 수가 있다. 또 설치상태의 설치기판(30)과 반도체 칩(12) 사이에 스페이서(56)가 개재함으로써, 상기한 도 3에 나타낸 설치구조에 비해 반도체장치(10M)를 확실하고 안정성 좋게 설치기판(30)에 고정할 수가 있다.
다음에 본 발명의 제6 실시예에 대해 설명한다.
도 15는 본 발명의 제6 실시예인 반도체장치(10N)를 나타내고 있다. 그리고 도 15에서 도 1∼도 3에 나타낸 제1 실시예에 관한 반도체장치(10A)와 동일한 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예에 관한 반도체장치(10N)에서는, 외부 접속단자(16G)를 반도체 칩(12)과 별체로 된 지지기판(58)에 지지시킨 것을 특징으로 하는 것이다. 이 지지기판(58)은 상기와 같이 반도체 칩(12)과 별체로 되어 있기 때문에, 임의의 기판을 사용할 수가 있다.
구체적으로는 지지기판(58)으로서 프린트 배선기판, 플렉시블 회로기판, 세라믹 회로기판, TAB 테이프 등, 여러 가지의 기판을 사용할 수 있으며, 또 기판구조로서는 단층 배선기판을 사용하거나, 다층 배선기판을 사용할 수도 있다.
이와 같이 외부 접속단자(16G)를 반도체 칩(12)과 별체로 된 지지기판(58)에 지지시킴을 특징으로 함으로써, 외부 접속단자(16G)의 보호를 도모할 수가 있다. 따라서 반도체 칩(12)이 고밀도화하고, 이에 수반해서 다수의 핀화가 진척되어 외부 접속단자(16G)간의 피치가 좁아져도, 인접하는 외부 접속단자(16G)간에 간섭이 발생하는 것을 방지할 수가 있다.
또 지지기판(58)을 설치함으로써, 이 지지기판(58)을 사용해서 외부 접속단자(16G)를 임의로 이동시킬 수 있으므로, 반도체장치(10N)의 배선설계의 자유도를 향상시킬 수가 있다. 이에 대해서 도 16을 사용하여 설명한다.
도 16은 지지기판(58)을 확대하여 나타낸 도면이며, 도면에서 상측이 접속부(18)와의 접속측이며, 하측이 설치기판(30)과의 접속측이다. 상기한 바와 같이 접속부(18)는 반도체 칩(12)의 회로 형성면(21)에 형성되기 때문에, 회로 레이아우트 등에 의해 형성위치에 제한을 받아서 등 피치로 형성할 수 없는 경우가 있다. 또 외부 접속단자(16G)의 접속부측 단부는 접속부(18)의 형성위치에 대응하도록 배치할 필요가 있다. 이 때문에 접속부(18)의 설치 피치가 등 피치가 아닐 경우에는, 도 16에 나타낸 바와 같이 외부 접속단자(16G)의 접속부측 단부의 피치도 등 피치가 되지 않는다(도면의 화살표 P1, P2 참조).
이에 대해, 외부 접속단자(16G)의 설치기판측 단부는 설치기판(30)에 형성된 설치단자의 형성위치에 대응하도록 배치할 필요가 있다. 지금 설치기판(30)에 형성된 설치단자가 등 피치(도면에서 화살표 P3으로 나타낸다)이었다 하면, 상기한 각 실시예의 구성으로는 이것에 대응할 수 없게 된다.
그런데 지지기판(58)을 설치함으로써, 이 지지기판(58)상에서 외부 접속단자(16G)를 임의로 이동시킬 수 있게 되어, 도 16에 나타낸 바와 같이 접속부측 단부의 외부 접속단자(16G)의 피치 P1, P2와, 설치기판측 단부의 외부 접속단자(16G)의 피치 P3를 다르게 할 수가 있다.
이와 같이 지지기판(58)을 설치함으로써, 반도체장치(10N)의 배선설계의 자유도를 향상시킬 수가 있다. 또 지지기판(58)으로서 다층 배선기판을 설치함으로써, 다층으로 된 각 층간의 배선 레이아우트를 적의 선정할 수가 있게 되어, 더욱 배선설계의 자유도를 향상시킬 수가 있다. 또한 각 외부 접속단자(16G)는 지지기판(58)에 지지된 구성으로 되기 때문에, 반도체 칩(12)이 고밀도화하고, 이에 수반해서 다수의 핀화가 진척되어 외부 접속단자(16G)간의 피치가 좁아져도, 인접하는 외부 접속단자(16G)간에 간섭이 발생하는 것을 방지할 수가 있다.
다음에 본 발명의 제1∼제3 실시예인 반도체장치 모듈(60A∼60C)에 대해 도 17∼도 19를 사용하여 설명한다. 그리고 도 17∼도 19에서 도 1∼도 16에 나타낸 제1∼제6 실시예에 관한 반도체장치(10A∼10N)와 동일한 구성에 대해서는 동일 부호를 붙이고 그 설명을 생략한다.
도 17은 제1 실시예에 관한 반도체장치 모듈(60A)을 나타내고 있다.
본 실시예에 관한 반도체장치 모듈(60A)은 도 1에 나타낸 제1 실시예에 관한 반도체장치(10A)를 복수개 병설함과 동시에, 접착제(62)를 사용하여 각 반도체장치(10A)를 고정해서 반도체장치 모듈(60A)을 구성한 것이다.
이와 같이 복수의 반도체장치(10A)를 병설하여 고정한 구성으로 함으로써, 전체 형상을 작게 유지하고, 또 고용량, 고속의 반도체장치 모듈(60A)을 실현할 수가 있다. 또 도면에 나타낸 예에서는, 각 반도체장치(10A)를 비스듬히 기울게 하여 병설한 구성으로 하고 있기 때문에, 반도체장치 모듈(60A)의 높이를 낮게 할 수도 있다.
또한 도 17에 나타낸 실시예에서는 제1 실시예에 관한 반도체장치(10A)를 사용한 예를 나타내었으나, 이 반도체장치(10A) 대신에 먼저 설명한 반도체장치(10B∼10N)를 사용할 수도 있다.
도 18은 제2 실시예에 관한 반도체장치 모듈(60B)을 나타내고 있다.
본 실시예에 관한 반도체장치 모듈(60B)은 상기한 제1 실시예에 관한 반도체장치 모듈(60A)을 캐리어(64)에 수납하여 지지함과 동시에, 그 상부를 덮도록 방열부재(66)를 설치한 것을 특징으로 한다. 이 방열부재(66)는 열전도율이 높은 알루미늄 등의 금속으로 구성되어 있으며, 각 반도체장치(10A)를 접착하는 접착제(62)를 사용하여 고정하고 있다.
본 실시예에 관한 반도체장치 모듈(60B)에서는 복수의 반도체장치(A)가 캐리어(64)에 수납되어 지지되어 있기 때문에, 복수의 반도체장치(10A)를 소정 위치에 확실하게 수납 지지할 수가 있다. 따라서 복수의 반도체장치(10A)가 병설된 상태에서도, 각 외부 접속단자(16A)의 위치는 좋은 정밀도로 결정된 상태가 되어, 설치기판(30)에 대한 설치를 확실하게 할 수가 있다.
또 각 반도체장치(10A)의 상부를 덮도록 방열부재(66)를 설치함으로써, 방열효과의 향상을 도모할 수가 있다. 특히 고속 대응의 메모리로서 기능하는 반도체장치(10A)는 발열량이 많아서, 인접하는 반도체장치(10A)끼리 밀착하여 배치하기 위한 방열효율은 더욱 불량하게 되기 쉽다. 그런데 방열부재(66)를 각 반도체장치(10A)의 상부를 덮도록 배치함으로써, 각 반도체장치(10A)에서 발생한 열은 좋은 효율로 방열부재(66)에 열전도하여 방열되며, 따라서 각 반도체장치(10A)를 확실하게 냉각시킬 수가 있다.
또한 도 18에 나타낸 실시예에서는 제1 실시예에 관한 반도체장치(10A)를 사용한 예를 나타내었으나, 이 반도체장치(10A) 대신에 먼저 설명한 반도체장치(10B∼10N)를 사용할 수도 있다.
도 19는 제3 실시예에 관한 반도체장치 모듈(60C)을 나타내고 있다.
본 실시예에 관한 반도체장치 모듈(60C)은 도 6에 나타낸 제3 실시예에 관한 반도체장치(10F)를 복수개 병설함과 동시에, 보호부재(14B)를 접착제로서 사용하여 각 반도체장치(10F)를 고정하여 반도체장치 모듈(60C)을 구성한 것이다.
본 실시예와 같이, 인접하는 반도체장치(10F)를 보호부재(14B)를 접착제로 하여 고정하는 구성으로 함으로써, 별도로 접착제를 사용하는 구성에 비해 부품 개수의 삭감 및 조립작업의 간단화를 도모할 수가 있다. 또 각 반도체장치(10F)에 방열판(40A)이 설치되어 있기 때문에, 반도체장치 모듈(60C) 전체로서의 방열효율도 향상시킬 수가 있다.
그리고 도 19에 나타낸 실시예에서는 제3 실시예에 관한 반도체장치(10F)를 사용한 예를 나타내었으나, 이 반도체장치(10F) 대신에 먼저 설명한 반도체장치(10G∼10J)를 사용할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 다음에 기술하는 여러 가지 효과를 실현할 수가 있다.
청구항 1 기재의 발명에 의하면, 외부 접속단자 자체의 전기적 저항이 낮고, 또 그 전송계로가 짧기 때문에, 메모리로서 기능하는 반도체 칩의 구동 주파수로서 고주파의 클록을 사용한 경우라도 전송계로의 손실을 적게 할 수 있고, 따라서 고속처리를 실시할 수가 있게 된다. 또 반도체 칩의 접속부에 직접적으로 외부 접속단자가 접속되기 때문에, 반도체장치의 소형화를 도모할 수가 있다.
또 청구항 2 기재의 발명에 의하면, 보호부재를 형성함으로써, 회로 형성면이 손상하는 것을 방지할 수 있으므로, 반도체장치의 신뢰성을 향상시킬 수가 있다.
또 청구항 3 기재의 발명에 의하면, 보호부재에 의해 회로 형성면과 동시에 외부 접속단자의 보호도 할 수가 있다.
또 청구항 4 기재의 발명에 의하면, 설치부재에 대해 반도체 칩을 비스듬히 기운 상태로 세워 설치할 수가 있다. 따라서 설치상태에서의 반도체장치의 높이를 낮게 할 수가 있다.
또 청구항 5 기재의 발명에 의하면, 설치상태에서 설치부재와 반도체 칩 사이에 스페이서가 개재하게 되고, 따라서 반도체장치를 설치부재에 확실히 지지할 수가 있다.
또 청구항 6 기재의 발명에 의하면, 다수의 핀화가 진척되어 외부 접속단자간의 피치가 협소해져도, 인접하는 외부 접속단자간에 간섭이 발생하는 것을 방지할 수가 있다.
또 청구항 7 기재의 발명에 의하면, 돌기전극은 절곡부로부터 돌출한 상태가 되기 때문에, 반도체장치와 설치부재의 전기적 접속성을 향상시킬 수가 있다.
또 청구항 8 기재의 발명에 의하면, 접속부의 전기저항을 낮게 하고, 또한 확실하게 접속부와 외부 접속단자를 접속할 수가 있다.
또 청구항 9 기재의 발명에 의하면, 접속부에 외부 접속단자를 열압착에 의해 접합하여 접속함으로써, 간단하고 확실하게 접속처리를 할 수가 있다.
또 청구항 10 기재의 발명에 의하면, 지지기판을 사용하여 외부 접속단자의 보호를 도모할 수 있음과 동시에, 지지기판을 사용하여 외부 접속단자를 임의로 이동시킬 수 있으므로, 반도체장치 내의 배선설계의 자유도를 향상시킬 수가 있다.
또 청구항 11 기재의 발명에 의하면, 지지기판으로서 다층 배선기판을 사용함으로써, 더욱 배선설계의 자유도를 향상시킬 수가 있다.
또 청구항 12 기재의 발명에 의하면, 방열판을 설치함으로써, 반도체 칩에서 발생하는 열을 좋은 효율로 방열시킬 수가 있다.
또 청구항 13 기재의 발명에 의하면, 회로 형성면에 발생한 열은 보호부재를 통해서 방열판에 좋은 효율로 열전도할 수 있으므로, 방열효율을 더욱 향상시킬 수가 있다.
또 청구항 14 기재의 발명에 의하면, 연출부를 반도체장치 설치시의 위치결정에 이용할 수가 있다.
또 청구항 15 기재의 발명에 의하면, 반도체장치를 설치부재에 설치할 때, 반도체 칩은 외부 접속단자에 추가해서 방열판에 의해서도 지지되는 구성으로 되고, 따라서 설치부재에 대한 반도체장치의 설치성을 향상시킬 수가 있다.
또 청구항 16 기재의 발명에 의하면, 전체 형상을 작게 유지하고, 또한 고용량이며 고속의 반도체장치 모듈을 실현할 수가 있다.
또 청구항 17 기재의 발명에 의하면, 별도로 접착제를 사용하는 구성에 비해 부품개수 및 조립작업의 간단화를 도모할 수가 있다.
또 청구항 18 기재의 발명에 의하면, 캐리어에 의해 복수의 반도체장치를 소정 위치에 확실하게 수납 지지할 수 있음과 동시에, 방열부재에 의해 모듈상태에서의 방열효율의 향상을 도모할 수가 있다.

Claims (15)

  1. 설치부재에 세워진 상태로 설치되는 반도체장치에 있어서,
    고속 대응 메모리로서 기능하는 반도체 칩;
    상기 반도체 칩의 일변에 병설된 접속부;
    상기 반도체 칩의 동작속도에 대응하도록 저 저항으로 함과 동시에 상기 접속부에 접속된 외부 접속단자; 및
    적어도 회로 형성면을 덮도록 상기 반도체 칩 상에 형성된 보호부재를 구비하며,
    상기 외부 접속단자를 상기 반도체 칩의 회로 형성면에 대해 각도를 갖도록 절곡 형성하고,
    상기 접속부와 상기 외부 접속단자를 돌기전극을 통해 접합하여 접속한 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 보호부재가 상기 외부 접속단자를 지지하는 구성으로 되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 외부 접속단자의 절곡부와 상기 반도체 칩의 외주 측면 사이에, 상기 각도에 대응한 경사면을 갖는 스페이서를 설치한 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서, 상기 외부 접속단자의 절곡부가 상기 반도체 칩의 외주 측면에 고정되는 구성으로 한 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서, 상기 절곡부의 외측 위치에 돌기전극을 형성한 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서, 상기 접속부에 상기 외부 접속단자를 열압착에 의해 접합하여 접속한 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서, 상기 외부 접속단자를 상기 반도체 칩과 별체로 된 지지기판에 지지시킨 구성으로 한 것을 특징으로 하는 반도체장치.
  8. 제 10 항에 있어서, 상기 지지기판은 다층 배선기판인 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서, 방열판을 더 설치한 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서, 방열판을 보호부재와 대치하도록 더 설치한 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서, 상기 방열판에 상기 반도체 칩으로부터 외부로 뻗어 나온 연출부를 형성한 것을 특징으로 하는 반도체장치.
  12. 제 10 항 또는 제 11 항 중에 있어서, 상기 방열판에 상기 외부 접속단자의 선단 위치까지 뻗어 나온 지지부를 형성한 것을 특징으로 하는 반도체장치.
  13. 제 1 항, 제 2 항 내지 제 4 항 및 제 6 항 내지 제 11 항중 어느 1항의 반도체장치를 복수개 설치하여 고정한 구성으로 한 것을 특징으로 하는 반도체장치 모듈.
  14. 제 1 항, 제 2 항 내지 제 4 항 및 제 6 항 내지 제 11 항중 어느 1항의 반도체장치를 복수개 설치함과 동시에 상기 보호부재로서 접착성을 갖는 재료를 사용하고,
    인접하는 상기 반도체장치를 상기 보호부재를 접착제로서 고정한 것을 특징으로 하는 반도체장치 모듈.
  15. 제 14 항에 있어서,상기 복수개의 반도체장치를 캐리어에 수납하여 지지함과 동시에, 상기 반도체장치와 열적으로 접속하면서 그 상부를 덮도록 방열부재를 설치한 것을 특징으로 하는 반도체장치 모듈.
KR1019980001293A 1997-06-04 1998-01-17 반도체장치및반도체장치모듈 Expired - Fee Related KR100281056B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP146677 1997-06-04
JP9146677A JPH10335374A (ja) 1997-06-04 1997-06-04 半導体装置及び半導体装置モジュール

Publications (2)

Publication Number Publication Date
KR19990006327A KR19990006327A (ko) 1999-01-25
KR100281056B1 true KR100281056B1 (ko) 2001-02-01

Family

ID=15413110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980001293A Expired - Fee Related KR100281056B1 (ko) 1997-06-04 1998-01-17 반도체장치및반도체장치모듈

Country Status (5)

Country Link
US (1) US6094356A (ko)
EP (1) EP0883174A3 (ko)
JP (1) JPH10335374A (ko)
KR (1) KR100281056B1 (ko)
TW (1) TW406386B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535393B2 (en) * 1998-12-04 2003-03-18 Micron Technology, Inc. Electrical device allowing for increased device densities
US20010042910A1 (en) * 2000-01-06 2001-11-22 Eng Klan Teng Vertical ball grid array integrated circuit package
JP2002113235A (ja) * 2000-10-11 2002-04-16 Toyomaru Industry Co Ltd 遊技機用集積回路のカバー及び遊技機
US6635960B2 (en) * 2001-08-30 2003-10-21 Micron Technology, Inc. Angled edge connections for multichip structures
US7195953B2 (en) * 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
JP5110995B2 (ja) * 2007-07-20 2012-12-26 新光電気工業株式会社 積層型半導体装置及びその製造方法
US20090183364A1 (en) * 2008-01-18 2009-07-23 International Business Machines Corporation Method of connecting a series of integrated devices utilizing flexible circuits in a semi-stacking configuration
US8682630B2 (en) * 2009-06-15 2014-03-25 International Business Machines Corporation Managing component coupling in an object-centric process implementation
US8378435B2 (en) 2010-12-06 2013-02-19 Wai Yew Lo Pressure sensor and method of assembling same
CN102589753B (zh) 2011-01-05 2016-05-04 飞思卡尔半导体公司 压力传感器及其封装方法
US20120306031A1 (en) * 2011-05-31 2012-12-06 Freescale Semiconductor, Inc. Semiconductor sensor device and method of packaging same
US8643169B2 (en) 2011-11-09 2014-02-04 Freescale Semiconductor, Inc. Semiconductor sensor device with over-molded lid
US9029999B2 (en) 2011-11-23 2015-05-12 Freescale Semiconductor, Inc. Semiconductor sensor device with footed lid
US9297713B2 (en) 2014-03-19 2016-03-29 Freescale Semiconductor,Inc. Pressure sensor device with through silicon via
US9362479B2 (en) 2014-07-22 2016-06-07 Freescale Semiconductor, Inc. Package-in-package semiconductor sensor device
CN107527874B (zh) 2016-06-20 2023-08-01 恩智浦美国有限公司 腔式压力传感器器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350015A (ja) * 1993-06-04 1994-12-22 Nec Corp 半導体装置
JPH08116022A (ja) * 1994-08-22 1996-05-07 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH0922959A (ja) * 1995-07-06 1997-01-21 Fujitsu Ltd 半導体装置及び半導体装置ユニット

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5260601A (en) * 1988-03-14 1993-11-09 Texas Instruments Incorporated Edge-mounted, surface-mount package for semiconductor integrated circuit devices
US4992908A (en) * 1989-07-24 1991-02-12 Grumman Aerospace Corporation Integrated circuit module
US5200364A (en) * 1990-01-26 1993-04-06 Texas Instruments Incorporated Packaged integrated circuit with encapsulated electronic devices
US5019943A (en) * 1990-02-14 1991-05-28 Unisys Corporation High density chip stack having a zigzag-shaped face which accommodates connections between chips
JP2876789B2 (ja) * 1991-01-16 1999-03-31 富士通株式会社 半導体モジュール
US5239447A (en) * 1991-09-13 1993-08-24 International Business Machines Corporation Stepped electronic device package
US5349541A (en) * 1992-01-23 1994-09-20 Electric Power Research Institute, Inc. Method and apparatus utilizing neural networks to predict a specified signal value within a multi-element system
JP2682936B2 (ja) * 1992-02-07 1997-11-26 ローム株式会社 半導体装置
US5327327A (en) * 1992-10-30 1994-07-05 Texas Instruments Incorporated Three dimensional assembly of integrated circuit chips
JP3253765B2 (ja) * 1993-06-25 2002-02-04 富士通株式会社 半導体装置
JPH07201928A (ja) * 1993-12-29 1995-08-04 Nippon Steel Corp フィルムキャリア及び半導体装置
JP3224978B2 (ja) * 1995-10-27 2001-11-05 富士通株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350015A (ja) * 1993-06-04 1994-12-22 Nec Corp 半導体装置
JPH08116022A (ja) * 1994-08-22 1996-05-07 Fujitsu Ltd 半導体装置及び半導体装置ユニット
JPH0922959A (ja) * 1995-07-06 1997-01-21 Fujitsu Ltd 半導体装置及び半導体装置ユニット

Also Published As

Publication number Publication date
TW406386B (en) 2000-09-21
JPH10335374A (ja) 1998-12-18
KR19990006327A (ko) 1999-01-25
EP0883174A2 (en) 1998-12-09
US6094356A (en) 2000-07-25
EP0883174A3 (en) 2000-04-19

Similar Documents

Publication Publication Date Title
US6144101A (en) Flip chip down-bond: method and apparatus
KR100281056B1 (ko) 반도체장치및반도체장치모듈
US6838768B2 (en) Module assembly for stacked BGA packages
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
EP0594395B1 (en) Semiconductor power module
KR100301649B1 (ko) 반도체장치
JPH09153565A (ja) ヒートシンク付きボールグリッドアレーパッケージ
JPH07335783A (ja) 半導体装置及び半導体装置ユニット
KR20020062820A (ko) 적층된 다수개의 칩모듈 구조를 가진 반도체장치
JPH10200012A (ja) ボールグリッドアレイ半導体のパッケージ及び製造方法
JP2002510148A (ja) 複数の基板層と少なくとも１つの半導体チップを有する半導体構成素子及び当該半導体構成素子を製造する方法
KR20030018642A (ko) 스택 칩 모듈
KR100232214B1 (ko) 패키지 양면 실장형 피.씨.비 카드 및 그 제조방법
JP2001085602A (ja) 多重チップ半導体モジュールとその製造方法
KR100262723B1 (ko) 반도체패키지및이것을사용한반도체모듈
JP2801810B2 (ja) 樹脂封止型半導体装置
KR100230189B1 (ko) 볼 그리드 어레이 반도체 패키지
JPH11345900A (ja) 半導体装置
US7310224B2 (en) Electronic apparatus with thermal module
JP3737093B2 (ja) 半導体装置
KR100230919B1 (ko) 반도체 패키지
JP3586867B2 (ja) 半導体装置、その製造方法及びその実装方法並びにこれを実装した回路基板
JP3033541B2 (ja) Ｔａｂテープ、半導体装置及び半導体装置の製造方法
JP2004193634A (ja) 半導体装置とその製造方法
JP2004179300A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19980117

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19980117

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20000225

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20001031

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20001115

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20001116

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20031106

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20031106

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee