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JPH11345900A - 半導体装置 - Google Patents

半導体装置

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JPH11345900A
JPH11345900A JP10149511A JP14951198A JPH11345900A JP H11345900 A JPH11345900 A JP H11345900A JP 10149511 A JP10149511 A JP 10149511A JP 14951198 A JP14951198 A JP 14951198A JP H11345900 A JPH11345900 A JP H11345900A
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Japan
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solder
mounting
substrate
semiconductor chip
semiconductor device
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JP10149511A
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Daiki Yoshino
野 大 希 吉
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US09/322,741 priority patent/US6111309A/en
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Abstract

(57)【要約】 【課題】 実装時の厚みを極めて薄くすることができる
半導体装置を提供する。 【解決手段】 半導体チップ１を上面で支持するととも
に、下面にマトリックス状に配設された実装用電極と、
この実装用電極と半導体チップ１上の電極とを接続する
配線を有し、保護樹脂３により上面が封止された基板８
を備えた半導体パッケージ３０において、基板８の下面
にマトリックス状に凹部９を形成し、この凹部９内に実
装用電極としてはんだバンプ４を埋め込み、実装時にお
いてはんだバンプの溶融よりも先に溶融したはんだペー
ストを凹部９内に導く、平面視において格子形状をなす
溝７をはんだバンプ４の表面部に形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、半導体チップの面積に近い実装面積を有する
チップサイズパッケージ（Ｃhip Ｓize Ｐackage）に関
する。
【０００２】
【従来の技術】高集積度化が進む半導体装置について
は、電子機器への実装に際して小型化・多ピン化の要求
がますます強くなっており、これに応えるため、２次元
にピンを配列した表面実装のパッケージング技術が盛ん
に開発されている。特に、半導体チップの面積に近いパ
ッケージの裏面にはんだボールをマトリックス状に形成
し、これによりプリント基板に直接はんだ付けするＢＧ
Ａパッケージは、低容量・低インダクタンスという電気
的特性を有するため、低コスト向きパッケージとして、
広く用いられている。
【０００３】ここで、従来の技術によるＢＧＡパッケー
ジについて図面を参照しながら説明する。
【０００４】図４は、従来の技術によるＢＧＡパッケー
ジの一例を備えた印刷回路板６０の略示正面図である。
【０００５】同図に示すように、印刷回路板６０は、半
導体パッケージ５０と印刷配線板２０とを備えている。
半導体パッケージ５０は、上面にリード配線（図示せ
ず）が形成されたセラミック等でなる基板５８の上面の
略中央に半導体チップ１が搭載され、半導体チップの上
面に備えられた外部電極パッドがボンディングワイヤ２
によりリード配線と接続されている。基板５８と半導体
チップは、上面全体が樹脂封止され、外部環境による物
理的・化学的影響から保護されている。基板５８の下面
には、実装用電極であるはんだボール５４がマトリック
スをなすように配設され、基板５８の内部に形成された
内層配線と基板５８上のリード配線とボンディングワイ
ヤを介して半導体チップ１の外部電極パッドと接続され
ている（図示せず）。
【０００６】印刷配線板２０は、内部および上面に金属
配線が設けられ、多層配線の構造を有している。上面の
金属配線の半導体パッケージ５０のはんだボール５４と
の接続位置には、はんだペースト６が印刷されている。
【０００７】印刷回路板６０は、同図に示すように、半
導体パッケージのはんだボール５４の下に印刷配線板２
０を配置し、リフローによりはんだボールを再溶融させ
て半導体パッケージを印刷配線板２０に接続させること
により、形成される。
【０００８】このように、図４に示す印刷回路板は、チ
ップサイズに近い占有面積を有する半導体パッケージを
印刷配線板に直接はんだ付けすることにより形成するこ
とができるため、前述したとおり、低容量・低インダク
タンスという電気的特性を有する上、低コスト・小型・
軽薄の印刷回路板として広く利用されている。
【０００９】
【発明が解決しようとする課題】しかしながら、近年、
半導体実装について小型化・薄型化の要望がさらに強く
なっている。特に、コンピュータ機器の分野において
は、モバイルコンピュータの需要が増大するとともに、
半導体の実装体積、特に実装時の厚みをより一層縮小し
たいとの要望がますます強くなってきている。
【００１０】図４に示す従来の印刷回路板６０について
は、占有面積はＣＳＰの構造により十分小型化が達成さ
れているが、その厚みについて説明すると、全体の厚み
Ｔal lは、Ｔａ（プリント基板５の厚み）＋Ｔｂ（はん
だペースト６の厚み）＋Ｔｃ（はんだボール５４の厚
み）＋Ｔｄ（パッケージ基板５８の厚み）＋Ｔｅ（半導
体チップ１の厚み）＋Ｔｆ（半導体チップ上の樹脂３の
厚み）となっている。
【００１１】しかし、全体の厚みのうち、多くの部分を
占める、半導体チップ１の厚みＴｅ、各基板５，５８の
厚みＴａおよびＴｄについては、ほぼ極限近くにまで既
に薄型化されている。
【００１２】従って、従来の技術による構造では、実装
体積をこれ以上小さくことが不可能であり、さらに小さ
くするためには、印刷回路板の構造自体を変更する必要
があった。
【００１３】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、実装時の厚みを極めて薄くするこ
とができる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明は以下の手段によ
り上記課題の解決を図る。即ち、本発明（請求項１）に
よれば、半導体チップと、この半導体チップを上面で支
持するとともに、下面にマトリックス状に配設された実
装用電極と、この実装用電極と上記半導体チップ上の電
極とを接続する配線を有し、保護樹脂により上面が封止
された基板を備え、上記実装用電極は、上記基板の下面
に形成された凹部内に埋め込まれたはんだバンプでなる
ことを特徴とする半導体装置が提供される。
【００１５】上記基板は、印刷配線板との実装時に、こ
の印刷配線板の配線上に設けられた溶融はんだペースト
を上記凹部内に導く手段を備えることが好ましい。
【００１６】上記手段は、上記はんだバンプの表面に形
成された溝でなると良い。この溝は、上記はんだバンプ
の溶融前に、溶融したはんだペーストを毛細管現象によ
り上記凹部内に導く。上記溝は、平面視において格子形
状をなすとさらに良い。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の各図にお
いて、図４と同一の部分には同一の参照番号を付してそ
の説明を適宜省略する。本発明は、図１に示す半導体パ
ッケージ１０の基板８に形成された電極パッドの構成に
その特徴がある。
【００１８】図１は、本発明にかかる半導体装置の実施
の一形態を含む印刷回路板を示す略示断面図である。
【００１９】同図に示す印刷回路板３０は、図４と同一
の印刷配線板２０と半導体パッケージ１０とを備えてい
る。
【００２０】半導体パッケージ１０は、図４に示す半導
体パッケージ５０と同様に、上面の略中央に半導体チッ
プ１を搭載し、ボンディングワイヤ２を介して上面の周
辺部に形成されたリード配線（図示せず）が半導体チッ
プ１の上面に形成された外部電極パッド（図示せず）に
接続されたセラミック等でなる基板８を備えている。
【００２１】基板８の下面には、所定の間隔でマトリッ
クスをなすように凹部９が設けられている。この凹部９
の内部には、はんだ４が埋め込まれており、基板８の内
部に形成されたスルーホール（図示せず）を介して上面
のリード配線に接続されている。
【００２２】この凹部９内に形成されたはんだ４の表面
部、即ち、基板８の底面付近には、深くかつ幅が狭い複
数の溝７が形成されている。この溝７の形状について図
２および図３を参照しながら説明する。
【００２３】図２は、図１に示す半導体装置の円Ｃで囲
む領域の部分拡大図である。図２に示すように、溝７
は、凹部９内に形成されたはんだ４の表面部において本
実施形態では図１の断面方向に沿って７本形成されてい
る。溝７は、幅ｗ、深さｄを有するように形成され、そ
のアスペクト比（深さｄ／幅ｗ）は大きく、例えば、１
以上の大きさとなっている。
【００２４】図３は、図１に示す半導体パッケージ３０
の底面図である。図３に示すように、溝７は、凹部９内
に埋め込むように形成されたはんだ４の表面部に所定の
間隔をもって相互に直交するようにＸ方向に７本、Ｙ方
向に７本形成され、平面視において格子形状をなすよう
に形成されている。この溝７は、例えば、溶融したはん
だ４を凹部９内に埋め込む時に、この凹部９の配置に対
応して配設された、網目形状をなす融点の高い金属突出
部を備えた金型をプレスすることにより形成する。
【００２５】このように基板８の底面の凹部９内に形成
されたはんだ４と格子形状の溝７が有する作用について
図１を再び参照しながら説明する。
【００２６】印刷回路板２０の上に、はんだペースト６
がはんだ４に対応するように位置決めして半導体パッケ
ージ１０を搭載し、印刷回路板２０の側から加熱するこ
とにより、凹部９内のはんだ４が再溶融する前に印刷回
路板２０のはんだペースト６が先に溶融してはんだ４の
表面部に形成された溝７に進入する。溝７は、大きなア
スペクト比、例えば１以上で形成されているため、毛細
管現象が発生し、溶融したはんだペースト６が溝７の奥
深く進入していく。はんだペースト６の大部分が溝７の
中にとけ込んだ時点ではんだ４が再溶融を始め、はんだ
ペースト６が形成されていた領域のプリント基板５上の
図示しない配線に接合する。加熱の工程が終了すると、
はんだ４がプリント基板５上の配線に間隙を残すことな
く接合するので、半導体パッケージ１０がプリント基板
５に密接に固着されるとともに、半導体チップ１の外部
電極パッドがボンディングワイヤ２、基板８のスルーホ
ールおよびはんだ４を介してプリント基板５の配線と接
続される。さらに、はんだペースト６が凹部９内に溶融
してはんだ４とともに固化しているので、半導体パッケ
ージ１０はさらに強固にプリント基板５に固着する。
【００２７】この結果、形成された配線回路板３０全体
の厚みＴallは、Ｔａ（プリント基板５の厚み）＋Ｔｄ
（パッケージ基板８の厚み）＋Ｔｅ（半導体チップ１の
厚み）＋Ｔｆ（半導体チップ１上の樹脂３の厚み）とな
り、従来の技術と比較してＴｂ（はんだペースト６の厚
み）＋Ｔｃ（はんだボール５４の厚み）の分だけ薄くす
ることが可能になる。
【００２８】このように、本実施形態にかかる半導体パ
ッケージ１０は、底面に形成した凹部９内にはんだ４を
埋め込み、印刷配線板２０のはんだペースト６をこの凹
部９内に溶融時に導くので、プリント基板５との間で間
隙を残すことなく密接に接合する。これにより、全体の
厚みが薄い印刷回路板３０を提供することができる。
【００２９】また、凹部９内のはんだ４の表面部にアス
ペクト比が大きい溝７を平面視において格子形状をなす
ように形成しているので、印刷配線板２０のはんだペー
スト６をその溶融時に毛細管現象により凹部９の奥深く
まで進入させることができる。これにより、はんだ接合
の強度をさらに強化させるので、半導体パッケージ１０
をプリント基板５に安定的に固着させることができる。
【００３０】以上、本発明の実施の一形態について説明
したが、本発明は、上記実施の形態に限るものではな
く、その要旨を逸脱しない範囲で種々変形して適用する
ことができる。上述の実施形態では、平面視において格
子形状の溝７を形成した場合について説明したが、この
形状に限ることなく、大きなアスペクト比を有するもの
であれば、他の形状でも、毛細管現象によりはんだペー
スト６を凹部９内に導くことができる。
【００３１】
【発明の効果】以上詳述したとおり、本発明は以下の効
果を奏する。即ち、本発明にかかる半導体装置によれ
ば、基板の下面に形成された凹部内に埋め込まれたはん
だバンプでなる実装用電極を備えているので、実装時に
はんだペーストのみの間隙で印刷配線板と接合する半導
体パッケージが提供される。これにより、従来基板下面
に配置されたはんだボール分の厚みが解消するので、実
装時の厚みを極めて薄くすることができる。
【００３２】また、印刷配線板の配線上に設けられた溶
融はんだペーストを上記凹部内に導く手段を上記基板が
備えている場合は、実装時に間隙を残すことなく印刷回
路板と接合する半導体パッケージが提供される。これに
より、実装時の厚みをさらに薄くすることができる。
【００３３】また、上記手段が上記はんだの表面に形成
された溝でなる場合は、上記はんだの溶融前に印刷回路
板の溶融はんだペーストが毛細管現象により、上記凹部
内に進入するので、上記効果に加え、接合強度の強い半
導体パッケージが提供される。
【００３４】さらに、上記溝が平面視において格子形状
をなす場合は、溶融はんだペーストを確実に上記凹部内
に導くので、実装時の厚みを極限まで薄くできる上、さ
らに接合強度の強い半導体パッケージが提供される。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の実施の一形態を含
む印刷回路板を示す略示断面図である。
【図２】図１に示す半導体装置の円Ｃで囲む領域の部分
拡大図である。
【図３】図１に示す半導体装置の底面図である。
【図４】従来の技術によるＢＧＡパッケージの一例を備
えた印刷回路板の略示正面図である。
【符号の説明】
１ 半導体チップ ２ ボンディングワイヤ ３ 樹脂 ４ はんだ ５ プリント基板 ６ はんだペースト ７ 溝 ８，５８ 基板 ９ 凹部 １０ 半導体装置 １１ 電極パッド １２ リード配線 １３ ボンディングワイヤ １４ 封止樹脂 １５ 内層配線 ２０ 印刷配線板 ３０，６０ 印刷回路板 ５４ はんだボール

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体チップと、 前記半導体チップを上面で支持するとともに、下面にマ
    トリックス状に配設された実装用電極と、前記半導体チ
    ップ上の電極と前記実装用電極とを接続する配線を有
    し、保護樹脂により上面が封止された基板を備え、 前記実装用電極は、前記基板の下面に形成された凹部内
    に埋め込まれたはんだバンプでなることを特徴とする半
    導体装置。
  2. 【請求項２】前記基板は、印刷配線板との実装時に、こ
    の印刷配線板の配線上に設けられた溶融はんだペースト
    を前記凹部内に導く手段を備えたことを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】前記手段は、前記はんだバンプの表面に形
    成された溝でなり、前記はんだバンプの溶融前に、溶融
    したはんだペーストを前記凹部内に導くことを特徴とす
    る請求項２に記載の半導体装置。
  4. 【請求項４】前記溝は、平面視において格子形状をなす
    ことを特徴とする請求項３に記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002013268A2 (de) * 2000-08-03 2002-02-14 Robert Bosch Gmbh Baugruppe, insbesondere wafer-baugruppe
JP2003534662A (ja) * 2000-05-26 2003-11-18 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 表面金属被覆を備える半導体構成エレメント
KR100444163B1 (ko) * 2001-12-27 2004-08-11 동부전자 주식회사 솔더조인트 강성 보강장치
US7271084B2 (en) 2003-01-10 2007-09-18 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof
DE10145348C1 (de) * 2001-09-14 2003-03-27 Siemens Dematic Ag Zwischenträger für elektronische Bauelemente und Verfahren zur Lötkontaktierung eines derartigen Zwischenträgers
US7719391B2 (en) * 2006-06-21 2010-05-18 Cobham Defense Electronic Systems Corporation Dielectric resonator circuits
CN107481987B (zh) * 2017-06-30 2019-12-06 华为技术有限公司 一种集成电子装置、集成电子装置的生产方法及电子设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5550408A (en) * 1992-11-18 1996-08-27 Matsushita Electronics Corporation Semiconductor device
KR0171438B1 (ko) * 1993-09-29 1999-10-15 모리시따 요오이찌 반도체 장치를 회로 기판상에 장착하는 방법 및 반도체 장치가 장착된 회로 기판
JP3176542B2 (ja) * 1995-10-25 2001-06-18 シャープ株式会社 半導体装置及びその製造方法
JPH09260552A (ja) * 1996-03-22 1997-10-03 Nec Corp 半導体チップの実装構造
US5894167A (en) * 1996-05-08 1999-04-13 Micron Technology, Inc. Encapsulant dam standoff for shell-enclosed die assemblies

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003534662A (ja) * 2000-05-26 2003-11-18 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング 表面金属被覆を備える半導体構成エレメント
WO2002013268A2 (de) * 2000-08-03 2002-02-14 Robert Bosch Gmbh Baugruppe, insbesondere wafer-baugruppe
WO2002013268A3 (de) * 2000-08-03 2002-09-12 Bosch Gmbh Robert Baugruppe, insbesondere wafer-baugruppe
KR100444163B1 (ko) * 2001-12-27 2004-08-11 동부전자 주식회사 솔더조인트 강성 보강장치
US7271084B2 (en) 2003-01-10 2007-09-18 Samsung Electronics Co., Ltd. Reinforced solder bump structure and method for forming a reinforced solder bump

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