KR100280461B1 - Low voltage detection circuit - Google Patents
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Abstract
본 발명은 저전압 검출 회로에 관한 것으로, 종래의 기술에 있어서 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터는 상기 검출전압을 완전한 저전위로 인식하지 못하는 과도영역에 있기 때문에 많은 누설전류를 흘리고, 또한 공정상 문턱전압과 온도변화에 둔감한 회로를 만들기 위하여 상기 제1 인버터의 문턱전압을 전원전압의 절반수준으로 낮추면 과도영역이 넓어짐에 따라 출력단에 더 많은 누설전류가 흐르게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 게이트를 접지에 연결한 제1 피모스 트랜지스터의 소오스를 전원전압에 연결하고, 제1 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 노드1을 통해 상기 제1 피모스 트랜지스터의 드레인에 연결하며, 소오스가 접지에 연결된 제2 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 상기 제1 엔모스 트랜지스터의 소오스에 연결하고, 드레인을 전원전압에 연결한 제3 엔모스 트랜지스터의 소오스를 상기 노드1과 연결된 노드2를 통하여 게이트를 접지에 연결한 제2 피모스 트랜지스터의 소오스에 연결하며, 소오스를 접지에 연결한 제4 엔모스 트랜지스터의 드레인을 상기 제2 피모스 트랜지스터의 드레인에 연결하고, 입력단을 상기 노드2에 연결한 제1 인버터의 출력단은 제2 인버터의 입력단에 연결하며, 상기 제2 인버터의 출력단을 상기 제3 엔모스 트랜지스터의 게이트 및 최종출력단에 연결하고, 상기 제4 엔모스 트랜지스터의 게이트를 상기 제1 인버터의 출력단에 연결하여 구성한 장치를 제공하여, 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터로 인가되는 검출전압을 낮춤으로써, 과도영역에 있던 상기 인버터는 활성영역으로 이동하게 되므로 공정상 문턱전압과 온도변화에 둔감하게 동작하고, 누설전류를 최소화시키는 효과가 있다.The present invention relates to a low voltage detection circuit. In the conventional art, when a normal power supply voltage is applied, when the threshold voltage level of the low voltage level detection inverter matches the level of the detection voltage, the inverter shifts the detection voltage to a completely low potential. In order to create a circuit that is insensitive to transient voltage and temperature change because it is in a transient region that is not recognized, lowering the threshold voltage of the first inverter to half the level of the power voltage increases the transient region. There was a problem that more leakage current flows to the output stage. Accordingly, the present invention has been made to solve the above-mentioned conventional problems. The source of the first PMOS transistor having the gate connected to the ground is connected to the power supply voltage, and the gate and the drain of the first NMOS transistor are common. Connected to a drain of the first PMOS transistor through node 1, and a gate and a drain of a second NMOS transistor having a source connected to ground in common, and connected to a source of the first NMOS transistor, A fourth NMOS transistor connected to a source of a third PMOS transistor connected to a power supply voltage to a source of a second PMOS transistor having a gate connected to ground through a node 2 connected to the node 1 and a source connected to ground. A drain of the first inverter connected to the drain of the second PMOS transistor and an input terminal of the second inverter An output terminal is connected to an input terminal of a second inverter, an output terminal of the second inverter is connected to a gate and a final output terminal of the third NMOS transistor, and a gate of the fourth NMOS transistor is connected to an output terminal of the first inverter When the threshold voltage level of the low voltage level detection inverter coincides with the detection voltage level when the normal power supply voltage is applied, the inverter in the transient area is lowered by lowering the detection voltage applied to the inverter. Since it moves to the active region, it operates insensitive to the threshold voltage and temperature change in the process and has an effect of minimizing the leakage current.
Description
본 발명은 저전압 검출 회로에 관한 것으로, 특히 공정변화의 영향을 적게 받고, 정상 동작전압 범위 내에서의 검출전압을 최소화하여 누설전류(Leakage Current)를 감소시키는 저전압 검출 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low voltage detection circuit, and more particularly, to a low voltage detection circuit which is less affected by process changes and minimizes detection voltage within a normal operating voltage range to reduce leakage current.
일반적인 저전압 검출 회로는 에스램 데이터 리텐션(SRAM Data Retention)을 요하는 마이크로컴퓨터에서 전원전압이 저전압으로 떨어져 상기 에스램의 데이터가 손실되는 것을 막기 위한 것으로, 상기 저전압 검출 회로에서 인가되는 상기 전원전압이 소정레벨의 저전압으로 떨어지는 것을 검출하여 출력하면, 상기 마이크로컴퓨터는 내부의 모든 트랜지스터의 동작을 스탠바이 모드(Standby Mode)로 변환하여 더 이상 외부에서 전원전압이 공급되지 못하더라도 전원전압의 소모를 최소화함으로써 상기 에스램의 데이터를 유지한다.A general low voltage detection circuit is to prevent a loss of data of the SRAM by dropping a power supply voltage to a low voltage in a microcomputer requiring SRAM data retention, and the power supply voltage applied from the low voltage detection circuit. When the microcomputer detects and outputs the low voltage of the predetermined level, the microcomputer converts the operation of all the internal transistors into the standby mode, thereby minimizing the consumption of the power supply voltage even when the power supply voltage is no longer supplied from the outside. Thereby maintaining the data of the SRAM.
도 1은 종래의 저전압 검출 회로도로서, 이에 도시된 바와 같이 게이트는 접지되고, 소오스는 전원전압(vcc)과 접속된 제1 피모스 트랜지스터(PM1)와; 상기 제1 피모스 트랜지스터(PM1)의 드레인과 접지전압(VSS) 사이에 각각의 게이트와 드레인이 접속되어 다이오드를 이루는 직렬 연결된 제1,제2 엔모스 트랜지스터(NM1),(NM2)와; 상기 제1 피모스 트랜지스터(PM1)및 엔모스 트랜지스터(NM1)사이의 노드1(N1)과 입력단이 접속된 저전압 레벨 검출용 제1인버터(INV1)와; 상기 제1 인버터(INV1)의 출력단에 접속된 순방향의 증폭용 제2 인버터(INV2)로 구성되며, 이와 같이 구성된 종래의 일실시예의 동작 및 작용을 첨부한 도 2를 참조하여 설명하면 다음과 같다.1 is a diagram of a conventional low voltage detection circuit, in which a gate is grounded, and a source includes: a first PMOS transistor PM1 connected to a power supply voltage vcc; First and second NMOS transistors NM1 and NM2 connected in series between a gate and a drain of the first PMOS transistor PM1 and a ground voltage VSS to form a diode; A first inverter INV1 for detecting a low voltage level having an input terminal connected to node 1 N1 between the first PMOS transistor PM1 and the NMOS transistor NM1; A second inverter INV2 for forward amplification connected to the output terminal of the first inverter INV1 is described below with reference to FIG. 2 attached to the operation and operation of a conventional embodiment configured as described above. .
우선, 도 2의 A구간과 같이 전원전압(VCC)이 매우 낮을 경우, 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1,NM2)가 턴온되지 않아 노드1에 인가되는 전원이 없으므로, 저전압 검출 회로는 동작하지 않는다.First, when the power supply voltage VCC is very low as shown in section A of FIG. 2, the first PMOS transistor PM1 and the first and second NMOS transistors NM1 and NM2 are not turned on and are applied to the node 1. Since there is no power supply, the low voltage detection circuit does not operate.
그리고, 도 2의 B구간과 같이 전원전압(VCC)이 낮을 경우, 즉, 제1 피모스 트랜지스터(PM1)는 턴온되었으나, 제1,제2 엔모스 트랜지스터(NM1),(NM2)는 턴온되지 않았을 경우, 상기 노드1(N1)의 검출전압(VN1)은 제1 피모스 트랜지스터(PM1)를 통해 인가되는 고전위인 전원전압(VCC)이 되고, 이에 따라 제1 인버터(INV1)는 입력되는 상기 고전위 전원전압(VCC)을 반전하여 저전위를 출력하고, 상기 제1 인버터(INV1)의 저전위 출력을 입력받은 제2 인버터(INV2)를 통해 고전위를 출력한다.As shown in section B of FIG. 2, when the power supply voltage VCC is low, that is, the first PMOS transistor PM1 is turned on, but the first and second NMOS transistors NM1 and NM2 are not turned on. If not, the detection voltage VN1 of the node 1 N1 becomes the power supply voltage VCC, which is a high potential applied through the first PMOS transistor PM1, and thus the first inverter INV1 is input. The low potential is output by inverting the high potential power voltage VCC, and the high potential is output through the second inverter INV2 receiving the low potential output of the first inverter INV1.
그후, 도 2의 C구간과 같이 전원전압이 정상적으로 인가되어 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1),(NM2)가 턴온되었을 경우, 상기 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 턴온저항의 비에 따른 전압분배에 의해 노드1(N1)의 검출전압(VN1)이 소정레벨로 유지되므로, 상기 노드1(N1)의 검출전압(VN1)이 소정레벨인 상기 제1 인버터(INV1)의 문턱전압(Vth)이 되기 이전에는 상기 제1 인버터(INV1)는 입력단으로 인가되는 상기 노드1(N1)의 검출전압(VN1)을 고전위로 인식하여 반전된 저전위를 출력하고, 상기 제1 인버터(INV1)의 저전위 출력을 입력받은 상기 제2 인버터(INV2)를 통해 고전위를 출력한다.Thereafter, when the power supply voltage is normally applied as in section C of FIG. 2, when the first PMOS transistor PM1 and the first and second NMOS transistors NM1 and NM2 are turned on, the first PMOS transistor is turned on. Since the detection voltage VN1 of the node 1 N1 is maintained at a predetermined level by voltage distribution according to the ratio of the turn-on resistance of the PM1 and the first and second NMOS transistors NM1 and NM2, the node 1 Before the detection voltage VN1 of N1 becomes the threshold voltage Vth of the first inverter INV1 having a predetermined level, the first inverter INV1 detects the node 1 N1 applied to an input terminal. The inverted low potential is output by recognizing the voltage VN1 as a high potential, and a high potential is output through the second inverter INV2 that receives the low potential output of the first inverter INV1.
그리고, 상기 노드1(N1)의 검출전압(VN1)이 상기 제1 인버터(INV1)의 문턱전압(Vth)이 되면, 상기 인버터(INV1)는 상기 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1),(NM2)에 의한 상기 노드1(N1)의 일정한 소정레벨의 검출전압(VN1)을 저전위로 인식하여 고전위를 출력하고, 상기 고전위를 입력받은 상기 제2 인버터(INV2)는 저전위를 출력한다.When the detection voltage VN1 of the node 1 N1 becomes the threshold voltage Vth of the first inverter INV1, the inverter INV1 is connected to the first PMOS transistor PM1 and the first and second transistors. The second NMOS transistors NM1 and NM2 recognize the detection voltage VN1 at a predetermined level of the node 1 N1 as low potential, output a high potential, and receive the high potential. Inverter INV2 outputs a low potential.
따라서, 에스램의 데이터를 보존하고자 하는 마이크로컴퓨터에 저전압 검출 회로를 적용시, 상기 노드1(N1)의 검출전압(VN1)이 상기 제1 인버터(INV1)의 문턱전압(Vth)보다 높게 전원전압(VCC)이 인가되면, 제1 인버터(INV1)는 상기 노드1(N1)의 검출전압(VN1)을 저전위로 인식하므로, 상기 저전압 검출 회로는 저전위를 상기 마이크로컴퓨터에 출력한다.Therefore, when the low voltage detection circuit is applied to the microcomputer to save the data of the SRAM, the detection voltage VN1 of the node 1 N1 is higher than the threshold voltage Vth of the first inverter INV1. When the VCC is applied, the first inverter INV1 recognizes the detection voltage VN1 of the node 1 N1 as the low potential, and the low voltage detection circuit outputs the low potential to the microcomputer.
그 후, 전원전압(VCC)의 공급이 중단됨에 따라 상기 노드1(N1)의 검출전압(VN1)이 제1 인버터(INV1)의 문턱전압(Vth)보다 낮게 되면, 상기 제1 인버터(INV1)는 노드1(N1)의 검출전압(VN1)을 고전위로 인식하므로, 상기 저전압 검출 회로는 고전위신호를 마이크로컴퓨터에 출력하게 되고, 상기 마이크로컴퓨터는 스탠바이 모드가 되어 에스램의 데이터를 유지한다.Thereafter, when the detection voltage VN1 of the node 1 N1 becomes lower than the threshold voltage Vth of the first inverter INV1 as the supply of the power supply voltage VCC is stopped, the first inverter INV1. The low voltage detection circuit outputs the high potential signal to the microcomputer, and the microcomputer enters the standby mode to maintain the data of the SRAM.
상기와 같이 종래의 기술에 있어서 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터는 상기 검출전압을 완전한 저전위로 인식하지 못하는 과도영역에 있기 때문에 많은 누설전류를 흘리고, 또한 공정상 문턱전압과 온도변화에 둔감한 회로를 만들기 위하여 상기 제1 인버터의 문턱전압을 전원전압의 절반수준으로 낮추면 과도영역이 넓어짐에 따라 출력단에 더 많은 누설전류가 흐르게 되는 문제점이 있었다.As described above, when the threshold voltage level of the low voltage level detection inverter coincides with the detection voltage level when the normal power supply voltage is applied, the inverter is in a transient region in which the detected voltage is not recognized as a low potential. Therefore, if the threshold voltage of the first inverter is lowered to the half level of the power supply voltage to make a circuit insensitive to process leakage and temperature change in the process, more leakage current is applied to the output terminal as the transient region becomes wider. There was a problem flowing.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 공정상 문턱전압과 온도변화에 둔감하게 동작하도록 정상 동작전압 범위 내에서의 인버터의 입력전원을 낮춤으로써, 누설전류를 최소화시키는 저전압 검출 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and by lowering the input power of the inverter within the normal operating voltage range to operate insensitive to the threshold voltage and temperature change in the process, to minimize the leakage current It is an object of the present invention to provide a low voltage detection circuit.
도 1은 종래의 저전압 검출 회로도.1 is a conventional low voltage detection circuit diagram.
도 2는 도 1에서 제1 인버터의 입출력전압 파형도.FIG. 2 is a waveform diagram of input and output voltages of the first inverter in FIG. 1. FIG.
도 3은 본 발명 저전압 검출 회로도.Figure 3 is a low voltage detection circuit diagram of the present invention.
도 4는 도 3에서 제1 인버터의 입출력전압 파형도.4 is an input / output voltage waveform diagram of a first inverter in FIG. 3.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
PM1,PM2 : 피모스 트랜지스터 NM1∼NM4 : 엔모스 트랜지스터PM1, PM2: PMOS transistors NM1 to NM4: NMOS transistors
INV1,INV2 : 인버터 VN1,VN2 : 검출전압INV1, INV2: Inverter VN1, VN2: Detection voltage
상기와 같은 목적을 달성하기 위한 본 발명은 게이트를 접지에 연결한 제1 피모스 트랜지스터의 소오스를 전원전압에 연결하고, 제1 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 노드1을 통해 상기 제1 피모스 트랜지스터의 드레인에 연결하며, 소오스가 접지에 연결된 제2 엔모스 트랜지스터의 게이트와 드레인을 공통접속하여 상기 제1 엔모스 트랜지스터의 소오스에 연결하고, 드레인을 전원전압에 연결한 제3 엔모스 트랜지스터의 소오스를 상기 노드1과 연결된 노드2를 통하여 게이트를 접지에 연결한 제2 피모스 트랜지스터의 소오스에 연결하며, 소오스를 접지에 연결한 제4 엔모스 트랜지스터의 드레인을 상기 제2 피모스 트랜지스터의 드레인에 연결하고, 입력단을 상기 노드2에 연결한 제1 인버터의 출력단은 제2 인버터의 입력단에 연결하며, 상기 제2 인버터의 출력단을 상기 제3 엔모스 트랜지스터의 게이트 및 최종출력단에 연결하고, 상기 제4 엔모스 트랜지스터의 게이트를 상기 제1 인버터의 출력단에 연결하여 구성한 것을 특징으로 한다.In accordance with an aspect of the present invention, a source of a first PMOS transistor having a gate connected to ground is connected to a power supply voltage, and a gate and a drain of the first NMOS transistor are commonly connected to each other. A third yen connected to the drain of the first PMOS transistor, the source and the drain of the second NMOS transistor having a source connected to ground, connected to the source of the first NMOS transistor, and the drain connected to a power supply voltage; A source of a MOS transistor is connected to a source of a second PMOS transistor having a gate connected to ground through a node 2 connected to the node 1, and a drain of the fourth NMOS transistor having a source connected to ground is connected to the second PMOS. The output terminal of the first inverter connected to the drain of the transistor and the input terminal connected to the node 2 is connected to the input terminal of the second inverter. And to the output terminal of the second inverter and wherein said first en 3 connected to the gate and the final output stage of the MOS transistor, and configured to connect the gate of the fourth NMOS transistor to the output terminal of the first inverter.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
도 3은 본 발명 저전압 발생 회로도로서, 이에 도시한 바와 같이 게이트를 접지(VSS)에 연결한 제1 피모스 트랜지스터(PM1)의 소오스를 전원전압(VCC)에 연결하고, 제1 엔모스 트랜지스터(NM1)의 게이트와 드레인을 공통접속하여 노드1(N1)을 통해 상기 제1 피모스 트랜지스터(PM1)의 드레인에 연결하며, 소오스가 접지(VSS)에 연결된 제2 엔모스 트랜지스터(NM2)의 게이트와 드레인을 공통접속하여 상기 제1 엔모스 트랜지스터(NM1)의 소오스에 연결하고, 드레인을 전원전압(VCC)에 연결한 제3 엔모스 트랜지스터(NM3)의 소오스를 상기 노드1(N1)과 연결된 노드2(N2)를 통하여 게이트를 접지(VSS)에 연결한 제2 피모스 트랜지스터(PM2)의 소오스에 연결하며, 소오스를 접지(VSS)에 연결한 제4 엔모스 트랜지스터(NM4)의 드레인을 상기 제2 피모스 트랜지스터(PM2)의 드레인에 연결하고, 입력단을 상기 노드2(N2)에 연결한 제1 인버터(INV1)의 출력단은 제2 인버터(INV2)의 입력단에 연결하며, 상기 제2 인버터(INV2)의 출력단을 상기 제3 엔모스 트랜지스터(NM3)의 게이트 및 최종출력단에 연결하고, 상기 제4 엔모스 트랜지스터(NM4)의 게이트를 상기 제1 인버터(INV1)의 출력단에 연결하여 구성한다.3 is a circuit diagram of a low voltage generation circuit of the present invention. As shown in FIG. 3, the source of the first PMOS transistor PM1 having the gate connected to the ground VSS is connected to the power supply voltage VCC, and the first NMOS transistor ( The gate and the drain of the NM1 are commonly connected to each other and connected to the drain of the first PMOS transistor PM1 through the node 1 (N1), and the gate of the second NMOS transistor NM2 having a source connected to the ground VSS. And a drain are connected in common to the source of the first NMOS transistor NM1, and a source of the third NMOS transistor NM3 having a drain connected to the power supply voltage VCC is connected to the node 1 N1. A drain of the fourth NMOS transistor NM4 connected to the source of the second PMOS transistor PM2 connected to the ground VSS through the node 2 N2 and connected to the ground VSS is connected to the source. Connected to the drain of the second PMOS transistor PM2. The output terminal of the first inverter INV1 connecting the input terminal to the node 2 N2 is connected to the input terminal of the second inverter INV2, and the output terminal of the second inverter INV2 is connected to the third NMOS transistor. And a gate of the fourth NMOS transistor NM4 to an output terminal of the first inverter INV1.
도 4는 도 3에서 제1 인버터의 입출력전압 파형도로서, 이와 같이 구성된 본 발명에 따른 일실시예의 동작 및 작용효과를 상세히 설명하면 다음과 같다.FIG. 4 is a waveform diagram of input and output voltages of the first inverter in FIG. 3. Hereinafter, the operation and effect of the embodiment according to the present invention will be described in detail.
우선, 도 4의 A구간과 같이 전원전압(VCC)이 매우 낮은 경우, 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1,NM2)가 턴온되지 않아 노드1에 인가되는 전원이 없으므로, 저전압 검출 회로는 동작하지 않는다.First, when the power supply voltage VCC is very low as shown in section A of FIG. 4, the first PMOS transistor PM1 and the first and second NMOS transistors NM1 and NM2 are not turned on and are applied to the node 1. Since there is no power supply, the low voltage detection circuit does not operate.
그리고, 도 4의 B구간과 같이 전원전압(VCC)이 낮아 제1 피모스 트랜지스터(PM1)는 턴온되었으나, 제1,제2 엔모스 트랜지스터(NM1)(NM2)는 턴온되지 않았을 경우, 제1 피모스 트랜지스터(PM1)를 통해 인가되는 고전위인 전원전압(VCC)이 노드1(N1)의 검출전압(VN1)이 되므로, 노드2(N2)의 검출전압이 상기 노드1(N1)의 검출전압이 되고, 이에 따라 제1 인버터(INV1)는 입력되는 상기 고전위를 반전하여 저전위를 출력하고, 상기 제1 인버터(INV1)의 저전위출력을 입력받은 제2 인버터(INV2)는 고전위를 출력한다.As shown in section B of FIG. 4, when the power supply voltage VCC is low, the first PMOS transistor PM1 is turned on, but the first and second NMOS transistors NM1 and NM2 are not turned on. Since the high voltage supply voltage VCC applied through the PMOS transistor PM1 becomes the detection voltage VN1 of the node 1 N1, the detection voltage of the node 2 N2 becomes the detection voltage of the node 1 N1. Accordingly, the first inverter INV1 inverts the input high potential and outputs a low potential, and the second inverter INV2 receiving the low potential output of the first inverter INV1 receives a high potential. Output
여기서, 상기 제1 인버터(INV1)의 저전위 출력전압을 인가받은 제4 엔모스 트랜지스터(NM4)는 턴오프되고, 상기 제2 인버터(INV2)의 출력전압을 게이트에 인가받은 제3 엔모스 트랜지스터(NM3)가 턴온되므로, 상기 노드2(N2)의 검출전압(VN2)은 상기 제3 엔모스 트랜지스터(NM3)를 통해 인가되는 고전위인 전원전압(VCC)이 된다.Here, the fourth NMOS transistor NM4 applied with the low potential output voltage of the first inverter INV1 is turned off and the third NMOS transistor applied with the output voltage of the second inverter INV2 to the gate. Since NM3 is turned on, the detection voltage VN2 of the node 2 N2 becomes a power supply voltage VCC that is a high potential applied through the third NMOS transistor NM3.
그후, 도 4의 C구간과 같이 전원전압(VCC)이 정상적으로 인가되어 제1 피모스 트랜지스터(PM1)와 제1.제2 엔모스 트랜지스터(NM1),(NM2)가 턴온되었을 경우, 상기 제1 피모스 트랜지스터(PM1)와 제1,제2 엔모스 트랜지스터(NM1)(NM2)의 턴온저항의 비에 따른 전압분배에 의해 노드1(N1)의 검출전압(VN1)이 결정되고, 이 검출전압(VN1)은 노드2(N2)의 검출전압(VN2)으로 된다.Thereafter, as shown in section C of FIG. 4, when the power supply voltage VCC is normally applied and the first PMOS transistor PM1 and the first and second NMOS transistors NM1 and NM2 are turned on, the first PMOS transistor PM1 is turned on. The detection voltage VN1 of the node 1 N1 is determined by the voltage distribution depending on the ratio of the turn-on resistances of the PMOS transistor PM1 and the first and second NMOS transistors NM1 and NM2. VN1 becomes the detection voltage VN2 of node 2 (N2).
이 때, 상기 노드2(N2)의 검출전압(VN2)이 상기 제1 인버터(INV1)의 문턱전압(Vth)에 이르기 전에 상기 제1 인버터(INV1)의 입력단으로 인가되는 상기 노드1(N1)의 검출전압(VN1)을 고전위로 인식하고, 상기 제1 인버터(INV1)는 입력되는 상기 고전위를 반전하여 저전위를 출력하고, 그 저전위를 입력받은 제2 인버터(INV2)는 고전위를 출력하게 된다. 이때, 상기 제1 인버터(INV1)의 저전위 출력전압을 인가받은 제4 엔모스 트랜지스터(NM4)는 턴오프되고, 상기 제2 인버터(INV2)의 출력전압을 게이트에 인가받은 제3 엔모스 트랜지스터(NM3)가 턴온되므로, 상기 노드2(N2)의 검출전압(VN2)은 상기 제1,제2,제3 엔모스 트랜지스터(NM1∼NM3)의 턴온저항의 비에 의해 결정된다.At this time, the node 1 (N1) applied to the input terminal of the first inverter (INV1) before the detection voltage (VN2) of the node 2 (N2) reaches the threshold voltage (Vth) of the first inverter (INV1). The detected voltage VN1 is recognized as a high potential, and the first inverter INV1 inverts the input high potential to output a low potential, and the second inverter INV2 receiving the low potential receives a high potential. Will print. In this case, the fourth NMOS transistor NM4 receiving the low potential output voltage of the first inverter INV1 is turned off, and the third NMOS transistor receiving the output voltage of the second inverter INV2 to the gate. Since NM3 is turned on, the detection voltage VN2 of the node 2 N2 is determined by the ratio of the turn-on resistances of the first, second, and third NMOS transistors NM1 to NM3.
그 후, 상기 노드2(N2)의 검출전압(VN2)이 제1 인버터(INV1)의 문턱전압(Vth)이 되면, 상기 제1 인버터(INV1)는 상기 노드2(N2)의 검출전압(VN2)을 저전위로 인식하여 반전하여 고전위를 출력하고, 상기 제1 인버터(INV1)의 고전위 출력전압을 입력받은 제2 인버터(INV2)를 통해 저전위를 출력하면, 상기 제1 인버터(INV1)의 고전위 출력전압을 인가받은 제4 엔모스 트랜지스터(NM4)는 턴온되고, 상기 제2 인버터(INV2)의 저전위 출력전압을 게이트에 인가받은 제3 엔모스 트랜지스터(NM3)는 턴오프되므로, 상기 노드2(N2)의 검출전압(VN2)은 상기 제2 피모스(PM2)와 제4 엔모스 트랜지스터(NM4)를 통해 인가되는 접지전압(VSS)에 의해 낮아진다.Thereafter, when the detection voltage VN2 of the node 2 N2 becomes the threshold voltage Vth of the first inverter INV1, the first inverter INV1 may detect the detection voltage VN2 of the node 2 N2. ) Is recognized as a low potential and inverted to output a high potential, and when the low potential is output through the second inverter INV2 receiving the high potential output voltage of the first inverter INV1, the first inverter INV1 is output. Since the fourth NMOS transistor NM4 applied with the high potential output voltage of is turned on, and the third NMOS transistor NM3 applied with the low potential output voltage of the second inverter INV2 is turned off, The detection voltage VN2 of the node 2 N2 is lowered by the ground voltage VSS applied through the second PMOS PM2 and the fourth NMOS transistor NM4.
여기서, 상기 노드2(N2)의 검출전압(VN2)의 레벨은 더 낮아지게 되므로, 과도영역에 있던 상기 제1 인버터(INV1)는 더 낮은 검출전압(VN2)을 입력받아 활성영역으로 이동하여 누설전류가 감소한다.Here, since the level of the detection voltage VN2 of the node 2 N2 is lowered, the first inverter INV1 in the transient region receives a lower detection voltage VN2 and moves to the active region to leak. Current decreases.
이상에서 설명한 바와 같이, 본 발명은 정상적인 전원전압이 인가시 저전압 레벨 검출용 인버터의 문턱전압레벨이 검출전압의 레벨과 일치할 때, 상기 인버터로 인가되는 검출전압을 낮춤으로써, 과도영역에 있던 상기 인버터는 활성영역으로 이동하게 되므로 공정상 문턱전압과 온도변화에 둔감하게 동작하고, 누설전류를 최소화시키는 효과가 있다.As described above, according to the present invention, when the threshold voltage level of the low voltage level detection inverter coincides with the level of the detection voltage when the normal power supply voltage is applied, the present invention is in the transient region by lowering the detection voltage applied to the inverter. Since the inverter moves to the active region, it operates insensitive to threshold voltage and temperature change in the process and has an effect of minimizing leakage current.
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