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KR100277755B1 - 신호수신 및 신호처리 유닛 - Google Patents

신호수신 및 신호처리 유닛 Download PDF

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KR100277755B1
KR100277755B1 KR1019960704574A KR19960704574A KR100277755B1 KR 100277755 B1 KR100277755 B1 KR 100277755B1 KR 1019960704574 A KR1019960704574 A KR 1019960704574A KR 19960704574 A KR19960704574 A KR 19960704574A KR 100277755 B1 KR100277755 B1 KR 100277755B1
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conductor
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올로프 요아킴 헤드베르그 마츠
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에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
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Abstract

하나 또는 여러 개의 도체에 접속된 신호 수신 및 신호 처리 유닛은 전압 펄스 형태의 정보 반송 신호를 전송하는데 적합하다. 도체는 신호 수신 회로의 트래지스터에 접속되어 전압 펄스 변화 및 펄스의 전압값을 사용함으로써 전류에 영향을 준다. 전류는 트랜지스터를 통과하는 펄스 형태이다. 전류는 전압 펄스 변화 및 전압 레벨에 의해 발생된다. 전류는 신호 처리 회로에 의해 신호에 적합한 정보 반송 형태로 제공된다. 신호 수신 회로의 트랜지스터는 적어도 하나의 다른 트랜지스터로 조정되어 이들 트랜지스터가 함께 전류 미러 회로를 형성한다.

Description

신호 수신 및 신호 처리 유닛
이러한 종류의 신호 수신 및 신호 처리 유닛은 단일 도체에 나타나는 펄스 형태의 전압 변화(싱글 엔드형 신호(single-ended signalling))또는 2개의 도체 사이에 나타나는 펄스 형태의 전압 변화(차동 신호)를 검출하는데 적합하였다.
간단하게 하기 위해, 이하의 설명은 차동 신호만으로 제한되지만, 본 발명은 양(兩)신호 시스템으로 신호 수신 및 신호 처리 유닛을 제공한다.
당업자는 일정 레벨에서 하나의 도체의 전위를 유지하기 위해 필요한 수단을 인지할 것이고, 이것은 싱글 엔드형 신호를 위해 필요하다. 그럼에도 불구하고, 이것은 이하에서 설명된다.
이들 신호 수신 및 신호 처리 유닛을 제조하기 위해 다양한 기술을 사용하여 이들 유닛에 대한 다양한 동작 조건을 달성하는 것이 또한 공지되어 있다.
CMOS 기술 및 바이폴라 기술을 모두 사용하여 상기 설명된 종류의 신호 수신유닛 및 신호 처리 유닛을 제조하는 것이 공지되어 있다. 간단하게 하기 위해, 이하의 설명은 CMOS 기술의 사용에 대해서 주로 설명한다.
바이폴라 기술을 사용해서 얻어진 기능상의 차이는 큰 차이가 없으며, 당업자에게는 자명하다.
또한, CMOS 기술 및/또는 바이폴라 기술을 기타 공지된 기술에 적응시키기 위해 필요한 변경은 당업자에게는 자명하다.
이러한 종류의 유닛을 제조할 때, 특히 2개의 기준이 중요하다.
(1)신호 수신 회로 및 신호 처리 회로의 CM 영역(차동 신호 시스템에서, CM영역은 신호 수신 회로에 의해 검출하기 위해 수신된 전압 펄스가 있어야 하는 전압 범위이다);
(2)신호 수신 회로에 의해 검출 및 구별될 수 있고 그 후 신호 처리 회로에 의해 처리될 수 있는 도체 상의 개별적인 전압 변화의 반복 주파스의 제한값.
도체 상에 나타나는 각각의 정보 반송 신호를 각각의 게이트 단자에 접속하는 것이 공지되어 있고, 게이트 단자는 각각의 PMOS 트랜지스터에 속한다. CM 영역은 공급 전압(Vcc)의 절반보다 약간 높은 전압으로부터 0 전위까지의 전압 범위로되어야 한다(제3도 참조).
포스트 접속된(post-connected) 캐스코드(cascode) 회로 등(후슬함)과 같은 PMOS 트랜지터 및 포스트 접속된 전류 미러 회로의 사용은 0 전위보다 약간 낮은 전압까지 확장된(대략 -0.7 볼트)CM 영역을 제공한다.
PMOS 트랜지스터가 NMOS 트랜지스터에 의해 제공된 것보다 낮은 반복 주파수의 제한값(최대 200 Mb/s)을 제공하는 것이 공지되어 있다.
PMOS 트랜지스터를 NMOS 트랜지스터로 변경시키는 것(제3도 및 제4도 참조)은 공급 전압 절반보다 약간 낮은 공급 전압으로부터 확장하는 CM 영역을 제공한다. 실제 응용에서는, CM 영역이 PMOS 트랜지스터 및 포스트 접속된 전류 미러 예컨대, 캐스코드 회로에 의해 제공되는 영역내에서 최소한으로 되어야 하기 때문에, 이러한 것은 허용되지 않는다.
이러한 종류의 신호 수신 및 신호 처리 유닛을 구성할 때 신호 처리 회로에 2개의 트랜지스터를 사용하고 조정하여(제3도) 제1 트랜지스터를 통해 흐르는 전류는 다른 트랜지스터를 통해 흐르는 전류와 동일하게 되도록 미러(mirror)되게 하는 것이 공지되어 있다. 따라서, 제2 트랜지스터의 드레인-소스 전압이 제1 트랜지스터를 통해 흐르는 전류 변화에 관련해서 비교적 크게 변화하게 하는 조건이 형성된다.
그러한 신호 처리 전류 미러 회로는 제1도를 참조하여 이하 더욱 상세하게 설명된다.
이러한 공지된 기술의 설명을 완료하고 어떤 경우에 본 발명에 적합할 수 있는 회로를 설명하기 위해, 제2 트랜지스터를 통해 흐르는 전류가 캐스코드 회로(고임피던스 전류 발생기)를 사용함으로써 드레인-소스 전압과 무관하게 형성될 수 있다는 것이 설명되어야 한다.
4개의 트랜지스터를 갖는 그러한 캐스코드 회로는 제2도를 참고하여 이하 더욱 상세하게 설명된다.
월슨(wilson) 전류 미러와 같이 3개의 트랜지스터를 사용하는 다른 전류 미러 회로가 또한 공지되어 있다.
이하의 설명 및 청구의 범위에서 표현 「전류 미러 회로」는 2,3개 이상의 트랜지스터가 사용되는 지에는 무관하게 모든 종류의 전류 미러를 커버하도록 이해된다.
월슨 전류 미러 및 캐스코드 회로는 전류 발생기로서 접속될 때 더 나은 특성을 제공하는 전류 미러 회로이다.
P. E. Allen에 의한 간행물인 「CMOS analog circuit design」(ISBN 0-03-006587-9) 및 독일 특허 제DE 35 25 522호가 공지 기술을 더 상세하게 이해할 수 있도록 제공된다.
CMOS 기술은 PMOS 트랜지스터 및 NMOS 트랜지스터를 사용하고, 이하에서는 모든 선택된 트랜지스터는 트랜지스터가 각각 NMOS 또는 PMOS 트랜지스터인지를 나타내기 위해 각각의 도면 번호 앞에 「N」또는 「P」 로 설명된다.
이하의 설명은 NMOS 트랜지스터만을 설명하지만, 그 표현은 다른 기술의 바이폴라 NPN 트랜지스터 및 등가의 트랜지스터도 포함하도록 의도된다.
유사하게, 바이폴라 PNP 트랜지스터 등은 표현 「PMOS 트랜지스터」에 포함 되는 것으로 이해된다.
본 발명은 신호 수신 회로 및 신호 처리 회로를 포함하는 신호 수신 및 신호처리 유닛에 관한 것이다.
본 발명은 더욱 상세하게는 초당 1 메가비트(1 Mb/s), 바람직하게는 100 Mb/s 이상의 선택된 반복 주파수를 갖는 펄스 형태의 전압 변화인 신호용의 신호 수신 및 회로 및 신호 처리 회로에 관한 것이다.
전압 변화는 내부 구성을 갖는 디지털 정보 반송 신호를 나타내도록 전송 회로에 의해 제어된다. 디지털 신호는 신호 전송 도체에 의해 특히 왜곡되고, 수신 회로는 그러한 왜곡된 디지털 신호를 검출 및 수신할 수 있도록 의도된다.
이런 종류의 유닛은 수신된(왜곡된)신호를 내부 신호 구성의 전송된 신호로 적응시키기 위해 사용된다. 상기 방법은 다소 에러가 있는 전압 레벨을 나타내고/나타내거나 일정한 공통 모드(common mode; CM)영역에 적응되지 않는 수신 신호를 신호 처리 유닛에 의해 신호 교환에 필요한 요구 조건에 더 적절한 내부 신호 구성에 적응시키는 것을 기초로 한다.
이러한 신호 수신 및 신호 처리 유닛은 전압 펄스 형태의 정보 반송 신호를 전송하는데 적합한 도체에 접속된다. 도체는 신호 수신 회로에 속하는 트랜지스터에 접속되어 펄스의 전압값 및 전압 펄스의 변화를 사용하여 전류에 영향을 준다. 전류는 트랜지스터를 통과하는 펄스 형태이며, 전류는 전압 펄스 변화 및 전압 레벨에 의해 발생된다. 신호 처리 회로는 수신된 신호 형태보다는 회로 내부 정보 반송 신호의 소정 형태에 더욱 적합한 신호 적응 정보 반송 형태의 전류를 제공한다.
이러한 종류의 신호 수신 및 신호 처리 유닛은 최대 200Mb/s의 범위의 펄스 속도를 갖는 전압 펄스의 정보 내용을 평가하는데 유용하였다.
제1도는 출원인의 발명에 유용한 공지된 전류 미러 회로의 배선도.
제1a도 및 제1b도는 제1도의 회로에 관한 그래프.
제2도는 트랜지스터를 통해 흐르는 전류가 트랜지스터의 단자 양단의 전압에 다소 무관하게 되는 본 발명에 유용한 4개의 트랜지스터를 갖는 공지된 캐스코드 회로를 도시한 도면.
제2a도는 제2도의 회로에 관련하는 그래프.
제3도는 2개의 트랜지스터를 갖는 포스트 접속된 전류 미러 회로 및 신호 수신 회로에 PMOS 트랜지스터를 갖는 공지된 신호 수신 및 신호 처리 유닛의 배선도.
제4도는 4개의 트랜지스터를 갖는 포스트 접속된 캐스코드 회로 및 신호 수신 회로에 PMOS 트랜지스터를 갖는 공지된 신호 수신 및 신호 처리 유닛의 배선도.
제5도는 정보 반송 신호용의 2개의 도체에 접속된 신호 수신 유닛에 NMOS 트랜지스터를 갖는 차동 신호 전송용의 신호 수신 및 신호 처리 유닛을 도시한 도면.
제5a도는 싱글 엔드형 신호 전송용의 제5도에 따르는 대체(단순화된)신호 수신 회로를 도시한 도면.
제6도는 제5도에 따르는 차동 신호 전송용의 신호 수신 및 신호 처리 유닛의 대체 실시예를 도시한 도면.
제7도는 정보 반송 신호용의 2개의 도체에 접속된 바이폴라 트랜지스터로 주로 구성되는 차동 신호 전송용의 신호 수신 및 신호 처리 유닛을 도시한 도면.
제7a도는 싱글 엔드형 신호 전송용의 제7도에 따르는 대체(단순화된) 신호 수신 회로를 도시한 도면.
제8도는 제5도에 따라서 CMOS에 적합한 신호를 발생시키기위한 신호 수신 회로의 바이폴라 트랜지스트1 및 신호 처리 회로의 PMOS 트랜지스터의 배선도.
제9도는 싱글 엔드형 신호용의 보상 회로를 도시한 도면.
[기술적 문제]
상기 설명된 공지된 기술 및 이 기술 분야의 경향을 고려하면, 제4도의 실시예에 따라 PMOS 트랜지스터와 포스트 접속된 전류 미러 회로로 달성될 수 있는 것에 대응하는 CM 영역을 적어도 제공할 수 있고, NMOS 트랜지스터, 바이폴라 NPN 트랜지스터 등과 같은 고속 트랜지스터에 의해 사용 가능한 제한을 향해 반복 주파수를 증가시킬 수 잇는 신호 수신 유닛을 제공하는 것이 기술적인 문제이다.
0 레벨 이하의 전압 변화를 포함하는 CM 영역이 제공되도록 신호 수신 회로에 NMOS 트랜지스터의 특수한 접속을 제공하는 것이 기술적 문제이다.
또한, 전류 미러 회로로서 신호 수신 회로에 쌍을 이루는 방식으로(pair-wise) 관련된 NMOS 트랜지스터를 접속함으로써 이루어질 수 있는 장점을 실현하는 것이 기술적 문제이다.
적어도 2개의 쌍을 이루는 방식으로 접속된 NMOS 트랜지스터를 전압 펄스가 그 소스 단자(또는 그 드레인 단자)에 의해 나타내는 적어도 하나의 도체에 함께 접속되도록 하는 것으로부터 기인하는 장점을 실현시키는 것이 또 다른 기술적 문제이다.
상기 설명된 NMOS 트랜지스터의 접속에서, 2개의 접속된 NMOS 트랜지스터가 서로 그리고 그 게이트 단자에 의해 기준 전위에 접속되는 것을 실현하는 것이 기술적 문제이다.
또한, 도체 중 하나의 속하는 전류값이 신호 처리 회로에서 선택된 횟수(예를 들어, n)만큼 미러시키는 한편, 상기 2개의 전류값이 인버터 및/또는 증폭기 등을 작동시키기 전에 다른 도체에 속하는 다른 전류값이 다른 선태된 횟수(예를 들어, n+1)만큼 미러되는 전송 시스템에 의해 나타날 수 있는 차이에 의존하는 시간편차를 간단한 수단에 의해 보상하는 것이 기술적 문제이다.
또한, 전압 펄스로서 수신된 정보 반송 신호에 대하여 0 레벨 이하(예컨데, -0.7 볼트)로부터 선택된 공급 전압의 절반보다 약간 큰 전압까지의 큰 CM 영역을 제공할 뿐만 아니라, CMOS 신호 또는 에미터 결합 논리(ECL) 신호에 적응시키는 것과 같은 원하는 내부 신호 구성으로 수신된 전압 펄스를 변환시키는 NMOS 트랜지스터로부터 신호 처리 유닛을 생성하는 것이 기술적 문제이다.
또한, 신호 수신 회로가 특정한 회로를 형성하는 NMOS 회로를 포함하게 함으로써 초당 기가비트(Gb/s) 범위의 매우 높은 비트 속도를 갖는 전압 펄스 형태로 신호 반송 정보를 검출할 수 있는 신호 수신 유닛을 제조하는 것이 기술적 문제이다.
또한, 도체에 나타나는 전압 펄스(전압값)를 수신하고 이들을 대응하는 전류값으로 변환하는 것을 동시에 가능하게 하기 위해 그러한 NMOS 트랜지스터를 제1도체에 접속시키고 2개 이상의 다른 NMOS 트랜지스터를 제2 도체에 접속시키는 중요성을 실현하는 것이다.
또한, 2개의 쌍을 이루는 방식으로 관련된 NMOS 트랜지스터를 하나의 동일한 도체에 접속시키는 중요성을 실현시켜, 도체가 CMOS 기술을 사용하는 경우 트랜지스터의 소스 또는 드레인 단자에 또는 바이폴라 기술을 사용하는 경우 트랜지스터의 에미터 단자에 직접 접속되는 것을 실현시키는 것이 기술적 문제이다.
또한, 2개의 NMOS 트랜지스터 또는 바이폴라 트랜지스터를 도체에 상호 접속되도록 하고, 또한 다수의 포스트 접속된 미러 회로와 접속되도록 하는 중요성을 실현하는 것이 기술적 문제이다.
또한, 2개의 도체 모두에 대해 전류 미러 회로에 조정되는 선택된 수의 쌍을 이루는 방식으로 관련된 트랜지스터의 중요성을 실현하는 것이 기술적 문제이다.
또한, 쌍을 이루는 방식의 트랜지스터가 이중 부동(floating) 전류 미러 회로로서 작용하도록 각 2개의 도체의 각각으로부터 한 쌍인 쌍을 이루는 방식의 트랜지스터의 접속을 사용하는 것이 기술적 문제이다.
또한, 쌍을 이루는 방식으로 관련된 NMOS 트랜지스터를 캐스코드 회로 등에 의해 전류가 상호 공급되게 하는 중요성을 실현하는 것이 기술적 문제이다.
또한, 트랜지스터(들)를 신호 처리 회로에 속하는 쌍을 이루는 방식으로 관련된 전류 미러 회로에 의해 포스트 접속되도록 하는 중요성을 실현하는 것이 기술적 문제이다.
또한, 전류차를 평가하는데 적합한 신호 처리 유닛에 속하는 유닛이 출력 신호를 발생시키기 위해 인버터에 의해 포스트 접속되게 하는 중요성을 실현시키는 것이 기술적 문제이다.
또한, 하나 이상의 전류 미러 회로가 캐스코드 접속 등으로 되도록 하는 중요성을 실현시키는 것이 기술적 문제이다.
[해결 방법]
「싱글 엔드형」 및 「차동」형태의 신호 시스템에 대해 및/또는 CMOS 기술 또는 바이폴라 기술 등이 사용되는 경우, 일반적인 문제인 하나 이상의 기술적 문제를 해결하려는 의도에 따라, 출원인의 발명은 간단한 수단으로 차동 형태 또는 그 역으로 변환될 수 있는 싱글 엔드형의 신호 시스템에 적합한 신호 수신 및 신호 처리 유닛을 제공한다. 상기 유닛은 정보 반송 신호를 전압 펄스로서 전송하는데 적합한 하나 이상의 도체에 접속된다. 각 도체는 전압 펄스 변화 및 펄스의 전압값에 따라 전류에 영향을 주기 위해 신호 수신 회로의 트랜지스터에 접속된다. 전류는 트랜지스터를 통과하는 펄스 형태이고, 전류는 전압 펄스 변화 및 전압 레벨에 의해 발생된다. 전류는 신호에 적합한 정보 반송 형태로 제공된다.
본 발명의 하나의 양태에 따르면, 그러한 신호 수신 및 신호 처리 유닛의 트랜지스터는 NMOS 트랜지스터, 바이폴라 NPN 트랜지스터, 또는 도체에 나타나는 전압 펄스를 수신하기 위해 접속되는 등가의 트랜지스터이다. 트랜지스터는 다른 NMOS 트랜지스터, 바이폴라 NPN 트랜지스터, 또는 등가의 트랜지스터에 접속되어, 이들이 함께 하나 이상의 전류 미러 기능 등을 갖는 전류 미러 회로를 형성한다.
바람직한 실시예에서, 2 개 이상의 NMOS 트랜지스터 등은 그 소스 또는 드레인 단자에 의해 도체에 접속된다.
또한, 2개 이상의 접속된 NMOS 트랜지스터 등은 그 게이트 단자(바이폴라 트랜지스터이 경우, 베이스 단자)에 의해 서로 및 기준 전위에 접속된다.
또한, 여러 개의 NMOS 트랜지스터 등 중 2개는 전류 미러 회로 및/또는 캐스코드 회로 등에 의해 전류가 공급된다.
2개 이상의 NMOS 트랜지스터 등을 통해 구동되는 제1 전류는 다수의 전류 미러 회로를 통해 전송되어 선택된 횟수(n)만큼 미러되고, 제2 전류는 다수의 전류 미러 회로를 통해 전송되어 다른 선택된 횟수(n+1)만큼 미러된다. 선택된 횟수들 또는 미러 회로 사이의 차이는 가능한한 작게 될 수 있고, 실제로는 일치하고 있다.
2개의 전류의 순간값 사이의 차이는 직렬로 서로 접속된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 신호 증폭기에 접속된다. 2개의 트랜지스터는 전류 미러 회로의 선택된 수의 차이에 기인하는 시간 편차를 보상하도록 선택되는 다른 특성을 갖는다.
또한, 본 발명에 따르면, 하나의 NMOS 트랜지스터가 제1 도체에 접속될 수 있고, 다른 NMOS 트랜지스터가 제2 도체에 접속될 수 있으며, 또한 2개 이상의 NMOS 트랜지스터가 하나의 동일한 도체에 병렬로 접속될 수 있다.
더욱이, NMOS 트랜지스터의 2개 이상의 쌍은 각각 전류 미러 회로로 조정되고 제1 및/또는 제2 도체에 접속될 수 있다.
NMOS 트랜지스터가 사용되는 경우, NMOS 트랜지스터가 상당히 대칭적이기 때문에, NMOS 트랜지스터의 소스 단자 또는 드레인 단자가 도체에 접속될 수 있다.
출원인의 발명에 따르면, 2개의 NMOS 트랜지스터는 도체에 접속되고 전류 미러 회로로 조정된다.
또한, 2개의 도체 각각에 대해 각 트랜지스터의 쌍이 전류 미러 회로로 조정된다.
차동 정보 반송 신호에 적합한 2개의 도체가 사용될 때, 그리고 거기에 나타나는 전압 펄스의 동시 평가시에, 신호 처리 회로에 의해 수신된 전류차가 펄스로 된 출력 신호로서 출력될 수 있다.
2개의 도체와 관련되는 조정된 트랜지스터의 쌍은 이중 부동 전류 미러 회로로서 작용한다.
더욱이, 한쌍의 조정된 NMOS 트랜지스터는 전류 미러 회로에 의해서 뿐만 아니라 캐스코드 회로 등에 의해서도 전류가 공급될 수 있다 .
신호 수신 회로내의 양(兩) NMOS 트랜지스터는 신호 처리 회로의 전류 미러회로와 포스트 접속되고, 하나는 우수이고 하나는 기수이다.
전류차를 평가하는데 적합한 신호 처리 유닛내의 유닛은 인버터에 의해 포스트 접속되어 전압과 관련된 출력 신호를 발생시킨다.
출원인의 발명에 따르면, 트랜지스터에 미리 접속되는 전류 미러 회로는 캐스코드 회로 등일 수 있다.
[장점]
전압 펄스 형태의 정보 반송 신호를 전송하는데 적합한 하나 이상의 도체에 접속된 출원인의 신호 수신 및 신호 처리 유닛의 장점은 NMOS 트랜지스터(또는 바이폴라 트랜지스터)를 포함하는 신호 처리 회로가 정보 반송 신호의 전송 속도 또는 반복 주파수를 높게 할 수 있고, 필요한 경우 0 전위보다 약간 낮은 전압으로부터 공급 전압의 절반보다 약간 높은 전압까지 허융 가능한 CM 영역을 제공할 수 있다는 것이다. 또한, 신호 처리 유닛은 수신된 신호가 CMOS 신호이든지 바이폴라 ECL 신호 이든지간에 수신된 신호를 내부 신호 구성에 적합하게 할 수 있다.
본 발명에 따르면 신호 수신 및 신호 처리 유닛의 주요 특징은 청구의 범위 제1항의 특정부에 나타내고 있다.
본 발명을 이해하는데 관련되는 기본 회로 및 공지된 신호 수신 및 신호 처리 유닛의 회로 및 출원인의 발명에 따르는 신호 수신 및 신호 처리 유닛의 바람직한 실시예는 첨부하는 도면을 참조하여 더욱 상세하게 설명된다.
제1도는 배선도를 도시하고, 제1도a 및 제1b도는 본 발명에 의해 사용되는 회로의 2개의 그래프이며. 여기에서 접속은 2개의 트랜지스터가 전류 미러 회로로서 서 작용하하는 방식르로 2개의 트랜지스터 사이에 이루어진다.
실시예는 NMOS 회로를 사용하여 설명되어 있지만, 전류 미러 회로는 PMOS 트랜지스터 및/또는 바이폴라 기술로 제조될 수 있다.
제1도는 2개의 NMOS 회로(NT1,NT2)를 도시하고, 여기에서 제어 전류(11)는 트랜지스터(NT1)를 통과하고 미러 전류(I2)는 트랜지스터(NT2)를 통과하는 것으로 되어 있다.
각 트랜지스터터는 소스 단자(S), 드레인 단자(D) 및 게이트 단자(G)를 갖는다.
제1a도의 그래프 A는 전류(I1)값의 전류 변호 및 소스-게이트 전압간의 관계를 도시한다. 제1a도에서 전류 증가는 전압 증가를 야기하는 것이 도시되어 있다.
제1b도의 그래프 B는 트랜지스터(NT2)의 드레인-소스 전압의 변화를 도시한다. 제1b도에서 전류(I2)의 전류 변화는 약 1.0 볼트(V)인 소정의 임계 전압 이상의 전압 변화(UDS)와 관련해서 매우 작다는 것이 도시되어 있다.
이러한 종류의 전류 발생기는 비교적 고출력 임피던스를 가지므로, 전류 변화가 전압 변화에 대해 비교적 작다.
출원인의 발명은 이러한 단점을 제거하기 위해 제2도에 도시 및 설명된 소위캐스코드 회로와 같은 공지된 회로를 사용할 수 있다.
제2도는 전압이 소정값 이상으로 될 때 I2의 전류 변화가 2개의 트랜지스터(NT2, NT4)의 드레인-소스 전압에 덜 의존하게 하는 2개의 부가적인 NMOS 트랜지스터(NT3, NT4)의 사용을 도시한다. 이것은 제2a도에 도시된 그래프 C에 도시되어 있다.
본원에서 트랜지스터(NT4)는 캐스코드 트랜지스터라 칭하고 트랜지스터(NT2)는 전류 트랜지스터라 칭한다.
제1도에 따르는 전류 미러 회로는 캐스코드 트랜지스터(NT4) 및 전류 트랜지스터(NT2) 양단의 큰 전압 변화(UDS)때문에 미러 전류 변화(I2)가 나타나는 응용에 대해 제2도에 따르는 캐스코드 회로로 매우 쉽게 병결될 수 있다. 캐스코드 회로는 전류 발생기에 상당히 높은 출력 임피던스를 제공한다.
트랜지스터(NT3, NT4)이외에 2개 이상의 트랜지스터가 캐스코드 트랜지스터의 「스토리(story)」또는 층(layer)을 형성하는 경우, 출력 임피던스도 높아진다.
제2a도는 실선 및 점선, I1 변화 결과인 전류 변화 「dI」를 도시화고, 여기에 이러한 변화는 출원인의 발명에 따라서 사용되도록 의도된다.
신호 수신 및 신호 처리 유닛의 이미 공지된 회로 접속의 설명
신호 수신 및 신호 처리 유닛(1)의 배선도는 제3도에 도시되어 있고, 여기에서 차동 전압 펄스 형태의 정보 반송 신호는 도체(L1, L2)에 나타난다. 상기 유닛(1)은 2개의 PMOS 트랜지스터(PT1 및 PT2)를 포함하는 신호 수신 회로(2) 및 포스트 접속된 신호 처리 회로(3)를 포함한다. 정보 반송 신호는 일반적으로 내부 신호 구조로부터 벗어난 구조를 갖는다. 신호 처리 회로(3)는 내부 신호 구조와 더욱 일치하는 도체(L3)상에 펄스된 전압과 관련된 출력 신호를 발생시키도록 의도된다.
여기에서 예시된 회로는 회로(2)에 공급하기 위한 전류 발생기(S1)와, 수신된 전압 펄스를 초기에 처리하는 NMOS 트랜지스터(NT5,NT6)를 포함한다. 트랜지스터(NT5, NT6)는 전류 변화(I1 및 I2)에 적용되고, 여기에서 트랜지스터(NT5)는 전류(I1)용의 NMOS 트랜지스터(NT(10)와 전류 미러 접속되고, 트랜지스터(NT6)는 전류(I2)용의 NMOS 트랜지스터(NT9)와 전류 미러 접속된다.
전류(I2)는 PMOS 트랜지스터(PT7, PT8)를 포함하는 부가적인 전류 미러 회로에 의해 1회 더 미러된다. 제3도에 도시된 배선도는 제1도에 따르는 2개의 트랜지스터를 포함하는 전류 미러 회로만을 포함한다.
증폭기(F1)는 순간 전류차(I1-I2)로부터 발생하는 전압을 증폭하므로, 증폭기 입력 상의 전압 증가가 증폭기 출력(L3)의 전압을 감소되게 한다. 증폭기(F1)는 이미 공지된 방법으로 2개의 트랜지스터, 즉, PMOS 트랜지스터(PT11) 및 NMOS 트랜지스터(NT12)를 포함한다.
입력 전압 및 출력 전압 사이의 관걔는 도시된 그래프(D)에 따르는 트랜지스터(PT11, NT12)의 크기 결정에 의해 순간적으로 변화활 수 있고, 이 신호는 CMOS에 적합하다.
제3도에 도시된 회로는 0 및 최대 공급 전압(Vcc)의 절반 사이의 CM 영역을 가질 수 있고, 높은 반복 주파수, 즉 최대 100 MHz를 갖는 도체(L1, L2)상의 신호펄스를 수신 및 검출할 수 있다.
제4도는 신호 수신 회로(2) 및 신초 처리 회로(3)를 갖는 대체 신호 수신 및 신호 처리 유닛(1)을 도시하고, 여기에서 후자는 2개의 캐스코드 회로(K2, K3) 형태의 2개의 전류 미러 회로와 PMOS 트랜지스터(PT14, PT15)를 포함하는 다른 전류 미러 회로를 포함한다.
제4도에서, 신호 수신 회로(2)는 각 도체(L1, L2)에 대해 하나씩 제3도와 같은 방법으로 접속된 PMOS 트랜지스터(PT1, PT2)를 사용한다.
제4도에 도시된 구조는 제3도에 도시된 바와 같은 방법으로, PMOS 트랜지스터로 제조된 부가적인 캐스코드 회로(K1)를 사용하여 총 전류 IT= I1 + I2(이후에 전류차로서 증폭기(F1)에 나타남)를 트랜지스터(PT1, PT2)에 공급한다.
전류(I1)는 캐스코드 트랜지스터(NT16)및 전류 트랜지스터(NT)를 통해 캐스코드 회로(K2)에 접속되는 반면에, 전류(I2)는 캐스코드 트랜지스터(NT18) 및 전류트랜지스터(NT19)를 통해 캐스코드 회로(K3)에 접속된다(캐스코드 회로의 절반만이 여기에 도시됨).
전류(I1)만이 트랜지스터(PT14, PT15)를 포함하는 도시된 미러 회로를 통해 미러된다.
차동 신호 전송 및 이 회로를 이용하면, CM 영역은 0 레벨보다 약간 낮은 전압 예컨대, -0.7 V로부터 공급 전압(Vcc)의 절반보다 약간 높은 전압까지의 영역을 포함할 수 있다. 상기 회로는 최대 대략 100 MHz의 반복 주파수를 갖는 신호 펄스를 수신 및 검출할 수 있다.
본원의 바람직한 실시예의 설명
제5도는 출원인의 발명에 따르는 신호 수신 및 신호 처리 유닛(1)의 배선도를 도시하고, 여기에서 신호 수신 회로(2)는 명확한 차동 신호 전송용의 4개의 NMOS 트랜지스터(NT20, NT21, NT22, NT23)를 포함한다.
트랜지스터(NT20, NT21)는 PMOS 트랜지스터를 포함하는 캐스코드 회로(K4)로 부터 발생하는 전류를 통해 전류가 공급되어, 트랜지스터(NT20, NT21)를 통과하는 전류(I1, I2)의 총합으로부터 총전류(IT)를 발생시킨다. 전류(I1)는 트랜지스터(NT20)를 통과하고 전류(I2)는 도체(L1, L2)에 나타나는 순간 전압차에 따라서 트랜지스터(NT21)를 통과하도록 되어 있다.
I1 + I2 IT 간에 관계는 항상 일정하다.
도체(L1, L2) 상의 전압은 전류(I1) 또는 전류(I2)가 통과하는 방식으로 분배되고, 스위칭 시간동안만 전류가 양(兩) 트랜지스터(NT20, NT21)를 통과한다.
전압 펄스가 도체(L1, L2)에 나타날 때, 신호 수신 회로(2)에 의해 수신되고, 자체의 트랜지스터(NT20, NT21)에 의해 검출되며, 순간 전류(I1, I2)에 대응하는 변화를 발생시키는 순간 전압 관계가 변화한다.
제5도는 본 발명에 따라서 전류(I1)가 트랜지스터(I1)를 통해 전류 미러 접속되고 전류(I2)가 트랜지스터(NT23)를 통해 전류 미러 접속되는 것을 도시하고 있다.
상기 배선도는 I1이 증폭기(F1)에 영향을 주기 전에, 전류(I1)가 트랜지스터(PT26, PT27)로 제조된 부가적인 전류 미러 회로에서 미러되는 것을 도시한다. 전류(I2)가 증폭기(F1)에 영향을 주기 전에 전류(I2)는 트랜지스터(PT28, PT29)로 제조된 전류 미러 회로 및 트랜지스터(NT24, NT25)로 제조된 전류 미러 회로에서 모두 미러된다.
순간 전류차(I1-I2)는 제3도를 참조하여 설명된 바와 같은 방법으로 증폭기(F1)의 입력 단자 상의 순간 전압에 영향을 준다.
차동 신호 전송을 이용하면, 이 회로는 제4도에서 특정되는 것에 대응하는 CM 영역을 제공하고, 반복 주파수의 제한값이 적어도 신호 수신 회로(2)에 NMOS 트랜지스터 및 전류 미러 회로의 사용을 위해 Gb/s 또는 GHz 범위로 증가된다.
NMOS 트랜지스터가 도시된 배선도는 상부에서 사용되고 NMOS 트랜지스터는 하부에 있는 것에 유의하라.
결론적으로, 수신기 회로(2)에 NMOS 트랜지스터와 같은 짧은 반응 시간을 갖는 트랜지스터를 사용하는 것이 하나의 정보 반송 디지털 전압 펄스 및 다른 전압 펄스 사이의 전이를 검출할 수 있도록 필요하지만, 전이를 검출하면 다음의 신호 처리를 위한 고속 회로를 갖는 것은 필요하지 않다.
제5도에 도시된 차동 신호 전송은 도체(L2)의 전위를 전압 방향으로 로크(lock)시키거나 제5a도에 도시되는 간략화된 배선도를 사용함으로써 간단한 방법으로 싱글 엔드형 전송으로 더 변환될 수 있다.
제5도에 도시된 실시예는 제1 트랜지스터(NT20)가 제1 도체 (L1)에 접속되고 제2 트랜지스터(NT21)가 제2 도체(L2)에 접속되는 것을 도시한다.
2개의 트랜지스터(NT20, NT22) 및 2개의 트랜지스터(NT21, NT23) 또는 다수의 트랜지스터가 하나의 동일한 도체(L1, L2)에 각각 접속되는 것을 더 나타낸다.
NT20과 같은 하나의 트랜지스터는 하나의 트랜지스터 또는 병렬로 접속된 여러 개의 트랜지스터를 포함할 수 있고, 전류 미러 회로에 속하는 2개 이상의 트랜지스터는 이 점에 대하여 서로 다를 수도 있다.
트랜지스터(NT23)는 2개 이상의 병렬 접속된 트랜지스터를 포함할 수 있는 반면에, 트랜지스터(NT21)는 단일 트랜지스터를 포함할 수 있으며, 증폭기 회로가 그들 사이에 삽입된다.
이것은 총전류(IT) 및 전류(I1, I2)의 총계 사이의 전류 관계를 「스케링(scaling)」하게 하며 이런 방법으로 전력을 절약한다.
제5도는 도체(L1, L2)에 대한 쌍을 이루는 방식의 트랜지스터(NT20, NT22 및 NT21, NT23)는 각각 전류 미러 회로로서 서로 접속되는 것을 더 도시한다.
신호 처리 회로(3)에서 나타나고 수신된 전류차는 내부의 선택된 신호 구성을 갖는 도체(L3)에 펄스로 된 전압에 관련되는 출력 신호로서 출력될 수 있다. 각각의 도체(L1, L2)로부터 쌍을 이루는 방식의 트랜지스터(NT20, NT22 및 NT21, NT23)는 이중 부동 전류 미러 회로로서 작용하는 것으로 고려될 수 있다.
트랜지스터(NT24, NT25, NT28, NT29) 및 트랜지스터(PT26, PT27)와 같은 전류 미러 회로의 각각 및 모두가 캐스코드 회로 등의 조건을 생성하여, 도체(L3) 상에 나타나는 출력 신호의 내부 신호 구성을 더 개선하는 것을 방지할 수 없다.
전술한 실시예에서, 전류(I1)는 하나의 전류 미러 회로(트랜지스터(PT26, PT27))에 의해 기동되는 반면에, 전류(I2)는 2개의 전류 미러회로(트랜지스터(NT24,NT25))에 의해 기동된다. 원리적으로, 이것은 I2로부터 증폭기(F1)까지에 전류 펄스의 시간 지연 및 도체(L3)에서 증폭 및 반전된 신호에 대한 스위칭 시간의 왜곡을 발생시킨다.
이러한 왜곡은 2개의 트랜지스터(PT11, PT12)를 상이한 크기로 제공하고 그것에 의해 증폭기(F1)의 스위칭 레벨을 변화시킴으로써 보상될 수 있다.
제5도에 도시된 PMOS 트랜지스터(PT30, PT31)는 2개의 전류(I1, I2)가 스위치될 때 스위칭 시간을 단축하기 위해 접속된다. 2개의 피드백 접속된 트랜지스터는부의 임피던스를 갖는 2개의 부하를 제공하여, 스위칭 시간을 증가시킨다.
제5도에 도시된 회로에 대한 대체 실시예는 제6도에 도시되어 있고, 그것은 도체(L1)에 상호 접속된 트랜지스터(NT20, NT20`) 및 도체(L2)에 상호 접속된 트랜지스터(NT21, NT21`)를 도시한다.
또한, 캐스코드 회로는 입력 CM 특성을 개선시키는 입력단(트랜지스터(NT20-NT23)에 제공된다. 이것은 전류(I1, I2)를 입력의 CM 전압에 덜 의존하게 하여, 전류 총계가 일정하기 때문에 신호 처리단에서 시간 변화를 감소시킨다. 트랜지스터(NT20`, NT21`)는 캐스코드 회로에 대해 요구되는 전압 기준(Vref)을 발생하기 위한 것이다.
도체(L1, L2)사이의 전압차는 트랜지스터}(NT20, NT21)에 의해 검출되고, 그것에 의해 캐스코드 회로의 전류 트랜지스터(그 중 하나는 트랜지스터(NT23b)로서 도시되어 있다)에 대해 요구되는 전압차를 제공한다.
도체(L1, L2) 사이의 전압차는 트랜지스터(NT20`, NT21`)에 의해 또한 검출되고, 그것에 의해 캐스코드 회로의 캐스코드 트랜지스터(그 중 하나는 트랜지스터(NT23a)로서 도시되어 있다)에 영향을 준다.
제7도에서, 신호 수신 및 신호 처리유닛(1`)이 도시되어 있고, 여기에서 신호 수신 회로(2`)는 제5도의 배선도에 의해 표시된 방법으로 주고 접속되는 바이폴라 트랜지스터를 포함하지만, 여기에서는 트랜지스터(BT20, BT21)와 같은 트랜지스터가 각각의 에미터 단자에 의해 각 도체(L1, L2)에 접속된다.
트랜지스터(BT20-BT23)는 제5도의 트랜지스터(NT20-NT23)에 대응하고 동일한 방법으로 접속된다.
제5도 및 제 6도에 따르는 실시예는 전체적으로 제7도에 적용될 수 있다.
현재 설명되는 실시예는 도체(L1, L2)에 나타나는 전압 관련 신호가 전압차로서 평가되고 전류차(I1-I2)로 변화되는 것을 설명한다.
전술한 회로는 하나의 도체(예를 들어, 도체(L2))에 일정한 기준 전위(제7a도 및 제9도 참조)가 제공되는 차이를 가지는 싱글 엔드형 신호용과 동일한 방법으로 작동할 것이다.
제7a(및 제5a도)는 전류(I2)를 일정하게 하는 전류 미러 회로를 형성하는 트랜지스터(BT21a, BT23a) 및 도체(L1)의 전압 변화에 대응하는 전류(I1)의 전류변화를 발생하는 트랜지스터(BT22a)를 이용하요 도체(L1)의 싱글 엔드형 신호용의 간략화된 싱글 엔드형 회로를 도시한다.
일반적으로, NMOS 트랜지스터가 사용되는 경우, 소스 단자는 저전위 레벨을 갖는 도체(L1 또는 L2)에 접속되고 드레인 단자는 고전위에 접속된다.
CMOS 트랜지스터는 통상적으로 물리적으로 말해서, 전체적으로 대칭이고, 따라서 드레인 또는 소스 단자의 문제는 더욱 정의의 문제로 된다.
어떤 경우에 트랜지스터(NT22, NT23)가 이중으로 될 수 있거나, 더 많은 트랜지스터로 구성될 수 있어, 총전류 소비를 절약할 목적으로 기준 전류(IT)의 변화된 및 선택된 증폭을 야기하고, 크기 결정 방식이 다른 도시된 트랜지스터 회로에 관련될 수 있음이 특히 표시되어 있다(제5도).
제8도는 신호 수신 회로(2`)의 일부인 바이폴라 트랜지스터(BT20, BT21, BT22, BT23)와, 도체에서 CMOS에 적합한 출력 신호를 발생시키기 위해 몇 개의 NMOS 트랜지스터 및 여러 개의 PMOS 트랜지스터를 포함하는 신호 처리 회로(3)를 갖는 배선도를 도시한다.
전류 미러 회로(PT26, PT27, PT28, PT29 및 NT24, NT25)의 PMOS 트랜지스터가 또한 제5도에 도시되어 있다.
제7도를 참조하여 설명한 바와 같이, 전류(I1,I2)의 변화는 포스트 접속된 차동단(BT24, BT25)에 의해 증폭되는 저항(R1, R2) 양단의 전압차를 발생시키고 저항(R3, R4)양단의 전압 강하를 제공한다.
저항(R3, R4) 양단의 전압차는 최고 레벨에서 ECL 신호를 형성한다.
ECL 신호 레벨을 저ㅎ시키기를 원하는 경우, 이것은 공지된 방법으로 포스트 접속된 에미터 플로워에 의해 달성될 수 있다.
트랜지스터(BT22, BT23)는 각각 기준(IT)를 증폭하기 위해 각각의 NMOS 트랜지스터(NT22, NT23)와 같은 여러 개의 병렬 접속된 트랜지스터로 만들어질 수 있다.
공지된 방법으로 하나 이상의 트랜지스터를 병렬 접속된 더 작은 트랜지스 터로 분할하고, 그것에 의해 정확하게 증가시키는 것이 출원인의 발명의 범위내에 있다.
신호 수신 회로(2) 및/또는 신호 처리 회로(3)의 대역폭 또는 최고 속도는 기준 전류(IT)를 증가시킴으로써 증가될 수 있다.
대역폭이 선택된 기준 전류에 대응하도록 선택될 수 있고, 기준 전류는 전력 소모를 감소시키도록 낮은 전송 속도에서 감소될 수 있다.
제9도는 싱글 엔드형 신호에 특히 적합하고 도체(L2)에 접속된 기준 전압을 갖는 보상 회로의 배선도를 도시한다.
도시된 보상 회로는 제8도에 도시된 실시예에 대해 보충하는 것이지만, 그것은 제5도 내지 제7도에 도시된 실시예에서 사용될 수도 있다.
도체(L1, L2)의 각각의 하나에 각각 접속되는 2개의 NMOS 트랜지스터(NT90, NT91)를 통해, 게이트 단자는 기준 전류(Iref)에 의해 상호 접속되어 제어되고, 기준 전류는 충전류(IT)를 나타내는 전류이다.
2개의 트랜지스터(NT90, NT91)를 통과하는 보상전류(IT)는 Iref에 비례하고, 신호 수신 회로(2)의 트랜지스터(BT20-BT23)를 통과하는 전류(IT + I1 + I2)에 또한 비례한다. 이들 전류는 서로 동등하게 출력되어, 이들 전류가 평형이 될 때 전류는 도체(L1, L2)에 나타나지 않는다.
출원인의 발명은 이상 설명되고 도시된 예시적인 실시예에 한정되지 않으며, 그 변경이 이하의 청구 범위의 범위내애세 이루어질 수 있다.
내용 없음

Claims (70)

  1. 적어도 하나의 도체에 접속되어 정보 반송 신호를 전압 펄스로서 전송하는 신호 수신 및 신호 처리 유닛에 있어서;
    상기 도체에 직접 접속되어 전압 펄스의 변화 및 전압 펄스의 전압값에 따라서 전류에 영향을 주는 제1 트랜지스터를 포함하는 신호 수신 회로(여기엣, 상기 전류는 상기 트랜지스터를 통과하는 펄스 형채이며, 전압 펄스 변화 및 전압 레벨에 의해 발생된다).
    신호 정보 반송 형태에 따라서 상기 영향을 받은 전류를 처리하는 신호 처리회로, 및
    상기 제1 트랜지스터와 함께 조정되는 적어도 하나의 제2트랜지스터를 포함하는 부동 전류 미러 회로를 포함하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  2. 제1항에 있어서. 상기 유닛은 싱글 엔드형 신호용으로 구성되고, 신호 수신 회로의 상기 트랜지스터는 NMOS 트랜지스터이고 도체에 나타나는 전압 펄스를 수신하도록 접속되며, 부가적인 NMOS 트랜지스터는 또한 NMOS 트랜지스터인 적어도 제2트랜지스터에 접속되어 전류 미러 회로를 형성하는 것을 특징으로 하는 신호 수신및 처리 유닛.
  3. 제2항에 있어서, 상기 2개의 접속된 NMOS 트랜지스터는 소스 단자에 의해 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  4. 제2항에 있어서, 상기 2개의 접속된 ,NMOS 트랜지스터는 드레인 단자에 의해 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  5. 제2항에 있어서, 상기 2개의 접속된 NMOS 트랜지스터는 서로에, 그리고 게이트 단자에 의해 기준 전위에 접속되는 것을 특징으로 하는 수신 및 처리 유닛.
  6. 제2항에 있어서, 상기 NMOS 트랜지스터는 적어도 하나의 전류 미러 회로에 의해 전류가 공급되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  7. 제2항에 있어서, 제1 NMOS 트랜지스터를 통해 구동되는 제1 전류는 선택된 횟수(n)만큼 미러하기 위해 제1 수의 전류 미러 회로를 통해 전송되고, 제2 NMOS 트랜지스터를 통해 구동되는 제2 전류는 다른 선택된 횟수(n+1)만큼 미러하기 위해 제2 수의 전류 미러 회로를 통해 전송되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  8. 제2항에 있어서, 상기 제1 및 제2 전류의 순간값 사이의 차이는 서로 직렬로
    접속되는 하나의 NMOS 트랜지스터 및 하나의 PMOS 트랜지스터를 ㅍ함하는 신호 중폭기에 접속되고, 신호 증폭기내의 NMOS 및 PMOS 트랜지스터는 상이한 특성을 가지며, 상기 특성은 상기 트랜지스터가 제1 및 제2 수의 전류 미러 회로 사이의 차이에 기인해서 시간편차를 보상하도록 선택되는 것을 특징으로 하는 신호 수신 및 처리유닛.
  9. 제2항에 있어서, 2개의 NMOS 트랜지스터가 제2 도체에 접속되고 서로 접속되어 일정한 전류값을 발생하기 위해 전류 미러 회로를 형성하며, 제1 도체와 결합되는 하나의 NMOS 트랜지스터는 제1 도체에 나타나는 변화 및 적어도 하나의 전압 펄스에 의존하는 전류값을 변화시키도록 배치되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  10. 제1항에 있어서, 하나의 NMOS 트랜지스터를 포함하는 상기 신호 수신 회로는 제1 도체에 접속되고, 제2 도체에 접속되는 미러 회로를 형성하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  11. 제10항에 있어서, 2개의 NMOS 트랜지스터는 제1 도체에 병렬로 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  12. 제10항에 있어서, 전류 미러 회로로 각각 조정되는 적어도 2 쌍의 NMOS 트랜지스터는 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛
  13. 제10항에 있어서, 각각의 NMOS 트랜지스터의 드레인 단자는 제1 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  14. 제10항에 있어서, 각각의 NMOS 트랜지스터의 소스 단자는 제1 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  15. 제1항에 있어서, 상기 유닛은 제1 및 제2 도체를 통해 차동 신호하도록 구성되고, 각 도체는 정보 반송 신호를 전압 펄스로서 전송하며, 각 도체는 전압 펄스 변화 및 펄스의 전압값에 따라서 각각의 트랜지스터를 통과하는 각각의 전류에 영향을 주는 신호 수신 회로내의 각각의 트랜지스터에 접속되고, 각각의 전류는 펄스 형태이고 각각의 전압 펄스 변화 및 전압 레벨에 의해 발생되며, 상기 트랜지스터는 각각의 도체에 나타나는 전압 펄스를 수신하기 위해 접속된 NMOS 트랜지스터이고, 각 트랜지스터는 전류 미러 회로를 형성하기 위한 다른 NMOS 트랜지스터에 접속되는 것을 특징으로 하는 수신 및 처리 유닛.
  16. 제15항에 있어서, 상기 NMOS 트랜지스터는 소스 단자에 의해 제1 및 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  17. 제15항에 있어서, 상기 NMOS 트랜지스터는 드레인 단자에 의해 제1 및 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  18. 제15항에 있어서, 상기 NMOS 트랜지스터는 게이트 단자에 의해 서로 및 기준 전위에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  19. 제15항에 있어서, 상기 NMOS 트랜지스터는 적어도 하나의 전류 미러 회로에 의해 전류가 공급되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  20. 제15항에 있어서, 전류 미러 회로를 형성하는 한 세트의 2개의 NMOS 트랜지스터를 통해 구동되는 제1 전류는 선택된 수의 횟수(n)만큼 미러하기 위해 제1 수의 전류 미러 회로를 통해 전송되고, 전류 미러 회로를 형성하는 다른 세트의 2개의 NMOS 트랜지스터를 통해 구동되는 제2 전류는 다른 선택된 횟수(n+1)만큼 신호증폭기에 미러하기 위해 제2 수의 전류 미러 회로를 통해 전송되는 것을 특징으로 하는 신호 수신 및 처리유닛.
  21. 제20항에 있어서, 상기 제1 및 제2 전류의 순간값 사이의 차이는 신호 증폭기에 접속되고, 상기 신호 증폭기는 서로 직렬로 접속된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하고, 상기 신호 증폭기의 NMOS 및 PMOS 트랜지스터는 다른 특성을 가지며, 상기 특성은 트랜지스터가 제1 및 제2 수의 전류 미러 회로 사이의 차이에 기인하여 시간 편차를 보상하도록 선택되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  22. 제15항에 있어서, 2개의 NMOS 트랜지스터는 제1 도체에 접속되고, 전류 미러 회로를 형성하는 2개의 NMOS 트랜지스터는 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  23. 제22항에 있어서, 전류 미러 회로를 각각 형성하는 적어도 2쌍의 NMOS 트랜지스터는 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  24. 제22 항에 있어서, NMOS 트랜지스터의 소스 단자는 제1 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  25. 제22항에 있어서, NMOS 트랜지스터의 드레인 단자는 제1 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  26. 제22항에 있어서, 적어도 2쌍의 NMOS 트랜지스터는 제1 도체에 병렬로 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  27. 제15항에 있어서, 사익 제2 도체에 관련된 2개의 NMOS 트랜지스터는 가변 전류값을 발생시키기 위해 제2 도체에 및 서로에 접속되어 전류 미러 회로를 형성하고, 상기 제1 도체에 관련된 2개의 NMOS 트랜지스터는 제1 도체에 나타나는 전압 펄스에 따라서 가변 전류값을 발생하도록 배치되는 것을 특징으로 하는 신호 수신및 처리 유닛.
  28. 제27항에 있어서, 상기 제1 및 제2 도체에 관련된 NMOS 트랜지스터쌍은 전류 미러 회로로서 접속되고, 신호 처리 회로에 의해 수신된 전류차는 펄스로 된 출력 신호로서 출력되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  29. 제28항에 있어서, 상기 제1 및 제2 도체에 각각 관련된 한쌍의 NMOS 트랜지스터는 이중 부동 전류 미러 회로로서 작용하는 것을 즉징으로 하는 신호 수신 및 처리 유닛.
  30. 제15항에 있어서, 상기 제1 및 제2 도체 중 하나에 관련된 NMOS 트랜지스터 쌍의 NMOS 트랜지스터는 모두 캐스코드 회로에 의해 전류가 공급되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  31. 제30항에 있어서, 상기 제1 및 제2 도체 중 다른 하나에 관련된 NMOS 트랜지스터쌍의 NMOS 트랜지스터는 모두 신호 처리 회로의 전류 미러 회로에 포스트 접속되고, 하나는 우수이고 하나는 기수인 것을 특징으로 하는 신호 수신 및 처리 유닛.
  32. 제31항에 있어서, 상기 신호 처리 유닛내의 전류차를 평가하는 수단은 출력 신호를 발생시키는 인버터에 의해 포스트 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  33. 제15항에 있어서, 상기 전류 미러 회로는 캐스코드 회로인 것을 특징으로 하는 신호 수신 및 처리 유닛.
  34. 제1항에 있어서, 상기 유닛은 정보 반송 신호를 전압펄스로서 전송하기 위해 도체를 통해 싱글 엔드형 싱호용으로 구성되고, 신호 수신 회로의 트랜지스터는 도체에 나타나는 전압 펄스를 수신하기 위해 접속된 바이폴라 트랜지스터이며, 부가적인 바이폴라 트랜지스터는 전류 미러 회로를 형성하는 다른 바이폴라 트랜지스터에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  35. 제34항에 있어서, 상기 2개의 접속된 바이폴라 트랜지스터는 에미터 단자에 의해 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  36. 제34항에 있어서, 상기 2개의 접속된 바이폴라 트랜지스터는 서로에, 그리고 베이스 단자에 의해 기준 전위에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  37. 제34항에 있어서, 상기 2개의 바이폴라 트랜지스터는 적어도 하나의 전류 미러회로에 의해 전류가 공급되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  38. 제34항에 있어서, 상기 2개의 바이폴라 트랜지스터 중 하나를 통해 구동되는 제1 전류는 선택된 횟수(n)만큼 미러하기 위해 제1 수의 전류 미러 회로를 통해 전송되고, 상기 2개의 바이폴라 트랜지스터 중 다른 하나를 통해 구동되는 제2 전류는 다른 선택된 횟수(n+1)만큼 미러하기 위해 제2 수의 전류 미러 회로를 통해 전송되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  39. 제34항에 있어서, 상기 제1 및 제2 전류의 순간값 사이의 차이는 신호 증폭기의 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  40. 제34항에 있어서, 상기 신호 수신 회로의 바이폴라 트랜지스터는 기준 전위에 접속되는 베이스 단자를 갖고, 나머지의 전류 미러 회로는 PMOS 트랜지스터 및 NMOS 트랜지스터 중 적어도 하나로 제조되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  41. 제34항에 있어서, 전류 변화는 저항 상의 전압차를 ECL 신호로 변환하는 차동 증폭기에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  42. 제1항에 있어서, 하나의 바이폴라 트랜지스터를 포함하는 상기 신호 수신 회로는 제1 도체에 접속되고, 전류 미러 회로를 형성하는 2개의 바이폴라 트랜지스터는 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  43. 제42항에 있어서, 적어도 2개의 바이폴라 트랜지스터는 제1 도체에 병렬로 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  44. 제42항에 있어서, 전류 미러 회로로 각각 조정되는 적어도 2쌍의 바이폴라 트랜지스터는 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  45. 제42항에 있어서, 바이폴라 트랜지스터의 에미터 단자는 제1 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  46. 제45항에 있어서, 2개의 바이폴라 트랜지스터는 제2 도체에 그리고 서로에 접속되어 일정한 전류를 발생시키기 위해 전류 미러 회로를 형성하며, 제1 도체에 관련된 하나의 바이폴라 트랜지스터는 전압 펄스 중 하나 및 제 도체에 나타나는 변화에 따라서 전류를 변화시키는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  47. 제1항에 있어서, 상기 유닛은 제1 및 제2 도체를 통해 차동 신호용으로 구성되고, 각 도체는 전압 펄스 변화 및 펄스의 전압값에 따라서 트랜지스터를 통해 흐르는 각각의 전류에 영향을 주는 신호 수신 회로의 각각의 바이폴라 트랜지스터에 접속되며, 각각의 전류는 펄스 형태이고 각각의 전압 펄스 변화 및 전압 레벨에 의해 발생되고, 각각의 전류는 신호 처리 회로에 의해 신호에 적합한 정보 반송 형태로 제공되며, 상기 트랜지스터는 각각의 도체에 나타나는 전압 펄스를 수신하기 위해 접속되는 바이폴라 트랜지스터이고, 각 트랜지스터는 전류 미러 회로를 형성하는 다른 바이폴라 트랜지스터에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  48. 제47항에 있어서, 상기 바이폴라 트랜지스터는 에미터 단자에 의해 제1 및 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  49. 제47항에 있어서, 상기 바이폴라 트랜지스터는 베이스 단자에 의해 서로에 그리고 기준 전위에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  50. 제47항에 있어서, 상기 바이폴라 트랜지스터는 적어도 하나의 전류 미러 회로에 의해 전류가 공급되는 것을 특징으로 하는 수신 및 처리 유닛.
  51. 제47항에 있어서, 각각의 전류는 순간값 사이의 차이는 신호증폭기에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  52. 제47항에 있어서, 2개의 바이폴라 트랜지스터는 제1 도체에 접속되고, 미러회로를 형성하는 2개의 바이폴라 트랜지스터는 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  53. 제52항에 있어서, 전류 미러 회로로 각각 조정되는 적어도 2쌍의 바이폴라 트랜지스터는 제2 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  54. 제52항에 있어서, 바이폴라 트랜지스터의 에미터 단자는 제1 도체에 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  55. 제47항에 있어서, 작어도 2쌍이 바이폴라 트랜지스터는 제1 도체에 병렬로 접속되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  56. 제47항에 있어서, 2개의 바이폴라 트랜지스터는 제2 도체에 및 서로에 접속되어 가변 전류를 발생시키기 위해 전류 미러 회로를 형성하고, 제1 도체에 관련된 2개의 바이폴라 트랜지스터는 제1 도체에 나타나는 전압 펄스에 따르는 가변 전류를 발생하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  57. 제56항에 있어서, 제1 및 제2 도체의 각각으로부터 한쌍의 바이폴라 트랜지스터가 전류 미러 회로로서 접속되고, 신호 처리 회로에 의해 수신된 전류차는 펄스로 된 ECL 출력 신호로서 출력되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  58. 제57항에 있어서, 각각의 2개의 도체에 각각 관련되는 쌍을 이루는 방식으로 관련되는 바이폴라 트랜지스터중 한 쌍은 이중 부동 전류 미러 회로로서 작용하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  59. 제47항에 있어서, 쌍을 이루는 방식을 관련되는 바이폴라 트랜지스터 중 하나 하나는 모두 캐스코드 회로에 의해 전류가 공급되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  60. 제47항에 있어서, 상기 전류 미러 회로는 캐스코드 회로인 것을 특징으로 하는 신호 수신 및 처리 유닛.
  61. 제1항에 있어서, 다수의 트랜지스터는 수신된 전류 펄스 사이의 스위칭 시간을 단축시키도록 조정되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  62. 제1항에 있어서, PMOS 트랜지스터는 전류 미러 회로를 통해 전류공급에 사용되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  63. 제1항에 있어서, 적어도 하나의 트랜지스터 적어도 2개의 병렬 접속된 트랜지스터를 포함하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  64. 제1항에 있어서, 선택된 대역폭은 선택된 기준 전류값에 대응하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  65. 제1항에 있어서, 상기 트랜지스터는 기준 전류를 제어하지 위한 도체에 접속되어, 도체가 다른 트랜지스터가 접속되어 있는 다른 도체에 대해 평형을 이룰 때 전류가 통과하지 않게 하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  66. 제65항에 있어서, 상기 트랜지스터를 통해 흐르는 보상 전류는 선택된 기준 전류에 대응하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  67. 제66항에 있어서, 상기 게이트 및 베이스 단자 중 하나는 기준 전위에 조정 되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  68. 제65항에 있어서, 상기 보상 전류는 신호 수신 회로의 트랜지스터를 통과하는 전류에 대응하는 것을 특징으로 하는 신호 수신 및 처리 유닛.
  69. 제65항에 있어서, 상기 트랜지스터는 NNOS 트랜지스터인 것을 특징으로 하는 신호 수신 및 처리 유닛.
  70. 제65항에 있어서, 상기 트랜지스터트 캐스코드 트랜지스터에 의해 형성된 기준 전위에 조정되는 것을 특징으로 하는 신호 수신 및 처리 유닛.
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